JPH02306307A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH02306307A JPH02306307A JP12748589A JP12748589A JPH02306307A JP H02306307 A JPH02306307 A JP H02306307A JP 12748589 A JP12748589 A JP 12748589A JP 12748589 A JP12748589 A JP 12748589A JP H02306307 A JPH02306307 A JP H02306307A
- Authority
- JP
- Japan
- Prior art keywords
- trace memory
- memory
- decoding
- page
- programmable controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はプログラマブルコントローラ（以下、ＰＣとい
う）に関する。
う）に関する。
（従来の技術）
一般的なＰＣのＣＰ Ｕモジュール（以下、ＣＰＵを略
す）の構成図を第３図に示す。
す）の構成図を第３図に示す。
汎用マイクロプロセツサｌ （以下、ＭＰＵと略す）は
ＣＰＵの全ての制御を行い、そのプログラムとワークメ
モリはＲＯＭ２とＲＡＭ３を使用する。
ＣＰＵの全ての制御を行い、そのプログラムとワークメ
モリはＲＯＭ２とＲＡＭ３を使用する。
シーケンスメモリ７にはユーザのラダーを格納し、スデ
ータスメモリ８にはＩ１０バス５に接続された図示しな
いＩ１０モジュールの状態（ＯＮまたは０ＦＦ）を格納
する。
ータスメモリ８にはＩ１０バス５に接続された図示しな
いＩ１０モジュールの状態（ＯＮまたは０ＦＦ）を格納
する。
Ｉ１０インタフェース４はＭＰＵＩがＩ１０モジュール
のサービスを行なうときのＭＰＵバス９、！＝Ｉ１０バ
ス５のインタフェース回路である。
のサービスを行なうときのＭＰＵバス９、！＝Ｉ１０バ
ス５のインタフェース回路である。
１０はプログラミング装置（以下ＰＰと略す）である。
かかる装置では、ＭＰｔＪｌは第４図に示すシーケンス
でラダー解読を行なう。
でラダー解読を行なう。
ＭＰＵＩは１ペ一ジ分の解読が終了すると、そのページ
がｐｐｉｏに表示すべきページであるか否かの判断を行
ない、該当ページであればトレースメモリ６に解読情報
を格納する。
がｐｐｉｏに表示すべきページであるか否かの判断を行
ない、該当ページであればトレースメモリ６に解読情報
を格納する。
メモリ６の内容は解読終了後ＰＰｌ０に送られる。
トレースメモリ６は１ペ一ジ分しかなくその内容はつぎ
の解読処理が実行されると更新される。
の解読処理が実行されると更新される。
なお、１ページとは第５図に示すようなＰＰの１画面と
して同時に表示できるｎ行ｘｍ列のシーケンスプログラ
ムである。また、解読情報とはラダーシンボルの状態（
ＯＮまたは０ＦＦ）や各ラダーシンボル間のパワーフロ
ー（接続状態のＯＮまたはＯＦＦを示す）を意味する。
して同時に表示できるｎ行ｘｍ列のシーケンスプログラ
ムである。また、解読情報とはラダーシンボルの状態（
ＯＮまたは０ＦＦ）や各ラダーシンボル間のパワーフロ
ー（接続状態のＯＮまたはＯＦＦを示す）を意味する。
（発明が解決しようとする課題）
従来方式では解読情報を格納するメモリが１ペ一ジ分し
かないため、表示中量外のページとの関連をＰＰで見る
ことは困難であった。また、そのメモリへの書込が１ス
キヤン毎に行なわれるため静止した状態でプログラマが
見ることは困難であった。
かないため、表示中量外のページとの関連をＰＰで見る
ことは困難であった。また、そのメモリへの書込が１ス
キヤン毎に行なわれるため静止した状態でプログラマが
見ることは困難であった。
（課題を解決するための手段）
本発明は、シーケンスラダー中に使用する命令として、
トレースメモリへの書込をシーケンスプロ、グラムで指
定するためのトレースメモリ書込開始命令と、その書込
を終了させる命令を備えるとともに、前記２命令で書き
込まれたトレースメモリの内容を表示する手段を備えた
ことを特徴とするものである。
トレースメモリへの書込をシーケンスプロ、グラムで指
定するためのトレースメモリ書込開始命令と、その書込
を終了させる命令を備えるとともに、前記２命令で書き
込まれたトレースメモリの内容を表示する手段を備えた
ことを特徴とするものである。
（作用）
上記手段により、プログラマがラダー命令で任意に書込
タイミングを指定でき、プログラマが必要とするページ
単位の解読情報の経歴およびエラー発生時の１スキャン
分の解読情報が静止した状態で見ることが可能となる。
タイミングを指定でき、プログラマが必要とするページ
単位の解読情報の経歴およびエラー発生時の１スキャン
分の解読情報が静止した状態で見ることが可能となる。
（実施例）
以下、トレースメモリ書込開始命令をＴＳＴＲ命令とし
、その書込を終了させる命令をＴＥＮＤ命令として説明
する。
、その書込を終了させる命令をＴＥＮＤ命令として説明
する。
この２命令はシーケンスメモリ７に記憶されている。
トレースしたい範囲を、この２つの命令で挟み込む。こ
のようすを示すのが第１図である。
のようすを示すのが第１図である。
このシーケンスを解読するＭＰＵの内部処理フローを第
２図に示す。
２図に示す。
トレースメモリ６はＣＰＵのスタート時ＭＰＵ１により
クリアされる。
クリアされる。
解読処理時にＴ Ｓ Ｔ Ｒ’命令が見つかればＴフラ
グがセットされ、ＴＥＮＤ命令が見つかるとＴフラグが
リセットされる。
グがセットされ、ＴＥＮＤ命令が見つかるとＴフラグが
リセットされる。
ＭＰＬＪはページＸの解読処理後トレースメモリ６に空
きがあればＴフラグをチェックし、セットされていれば
ページＸの解読情報をトレースメモリ６に書込む。その
書込はＴフラグがリセットされるまでページ単位で行な
われる。
きがあればＴフラグをチェックし、セットされていれば
ページＸの解読情報をトレースメモリ６に書込む。その
書込はＴフラグがリセットされるまでページ単位で行な
われる。
第２図の例ではトレースメモリ６が一杯になるまでトレ
ース（解読情報の退避）される。
ース（解読情報の退避）される。
そしてＰＰの所定のキーを打鍵することによりその結果
を表示する。
を表示する。
以上、第３図のような構成のＰＣについて述べたが基本
命令（Ａ接点、Ｂ接点等）を解読するビット処理ＡＬＵ
を搭載したＰＣについても同様である。また、トレース
メモリ６をクリアする命令を追加すれば複雑なトレース
も可能である。
命令（Ａ接点、Ｂ接点等）を解読するビット処理ＡＬＵ
を搭載したＰＣについても同様である。また、トレース
メモリ６をクリアする命令を追加すれば複雑なトレース
も可能である。
、このように、ＴＳＴＲ，ＴＥＮＤ命令を使用すればプ
ログラマは任意のタイミングで解読情報をトレースする
ことが可能になる。
ログラマは任意のタイミングで解読情報をトレースする
ことが可能になる。
（発明の効果）
以上述べたように、本発明では解読情報の経歴が何時で
もＰＰから見ることが可能なのでデバッグおよびトラブ
ルシュートのスピードアップに効果がある。
もＰＰから見ることが可能なのでデバッグおよびトラブ
ルシュートのスピードアップに効果がある。
第１図、第２図は本発明の実施例、第３図は一般的なＰ
ＣのＣＰＵのブロック図、第４図は従来の解読処理のフ
ローチャートを、第５図は従来のページの表示例を示す
。 ｌ−汎用マイクロプロセッサ −ＲＯＭ −ＲＡＭ ４−１１０インタフエース ５−１１０バス ６−トレースメモリ ７−シーケンスメモリ ８−ステータスメモリ ９−システムバス １０−プログラミング装置 第 ２ 図
ＣのＣＰＵのブロック図、第４図は従来の解読処理のフ
ローチャートを、第５図は従来のページの表示例を示す
。 ｌ−汎用マイクロプロセッサ −ＲＯＭ −ＲＡＭ ４−１１０インタフエース ５−１１０バス ６−トレースメモリ ７−シーケンスメモリ ８−ステータスメモリ ９−システムバス １０−プログラミング装置 第 ２ 図
Claims (1)
- 【特許請求の範囲】 シーケンスプログラムをページ単位で表示できるプログ
ラミング装置と、シーケンスプログラム解読時の情報を
ページ単位で格納するトレースメモリとを有するプログ
ラマブルコントローラにおいて、 前記トレースメモリへの書込をシーケンスプログラムで
指定するためのトレースメモリ書込開始命令と、その書
込を終了させる命令を備え、前記２命令で書き込まれた
トレースメモリの内容を表示する手段を備えたことを特
徴とするプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12748589A JPH02306307A (ja) | 1989-05-22 | 1989-05-22 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12748589A JPH02306307A (ja) | 1989-05-22 | 1989-05-22 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02306307A true JPH02306307A (ja) | 1990-12-19 |
Family
ID=14961109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12748589A Pending JPH02306307A (ja) | 1989-05-22 | 1989-05-22 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02306307A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020140502A (ja) * | 2019-02-28 | 2020-09-03 | ファナック株式会社 | シーケンスプログラムのトレースに用いるシーケンスプログラム処理装置 |
-
1989
- 1989-05-22 JP JP12748589A patent/JPH02306307A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020140502A (ja) * | 2019-02-28 | 2020-09-03 | ファナック株式会社 | シーケンスプログラムのトレースに用いるシーケンスプログラム処理装置 |
| CN111624933A (zh) * | 2019-02-28 | 2020-09-04 | 发那科株式会社 | 用于顺控程序的追踪的顺控程序处理装置 |
| US11036617B2 (en) | 2019-02-28 | 2021-06-15 | Fanuc Corporation | Sequence program processor used for tracing of sequence program |
| CN111624933B (zh) * | 2019-02-28 | 2024-02-20 | 发那科株式会社 | 用于顺控程序的追踪的顺控程序处理装置 |
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