JPS63257044A - プログラマブルメモリマツピング方式 - Google Patents
プログラマブルメモリマツピング方式Info
- Publication number
- JPS63257044A JPS63257044A JP9171487A JP9171487A JPS63257044A JP S63257044 A JPS63257044 A JP S63257044A JP 9171487 A JP9171487 A JP 9171487A JP 9171487 A JP9171487 A JP 9171487A JP S63257044 A JPS63257044 A JP S63257044A
- Authority
- JP
- Japan
- Prior art keywords
- programmable
- memory mapping
- ram
- data
- program
- Prior art date
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- Pending
Links
- 238000013507 mapping Methods 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 claims description 6
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 7
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロセサを有する処理回路のハードウ
ェアに関し、特にメモリのマツピング方式に関する。
ェアに関し、特にメモリのマツピング方式に関する。
（従来の技術）
従来、この種のマイクロプロセサを有する処理回路にお
いて、メモリのマツピングはデコード機能を有する小規
模集積回路（ＳＳＩ）、または中規模集積回路（ＭＳＩ
）を使用し、ハードウェア的に固定されていた。
いて、メモリのマツピングはデコード機能を有する小規
模集積回路（ＳＳＩ）、または中規模集積回路（ＭＳＩ
）を使用し、ハードウェア的に固定されていた。
（発明が解決しようとする問題点）
上述した従来のメモリマツピング方式では、メモリの割
付けがハードウェアで決められてしまうので９周辺素子
のメモリ割付けをソフトウェアで変更できないという第
１の欠点がある。
付けがハードウェアで決められてしまうので９周辺素子
のメモリ割付けをソフトウェアで変更できないという第
１の欠点がある。
また、デコード素子はアドレス空間の分割のみに使用さ
れるので、バンク切替えを必要とする場合にはバンク切
替えを行うだめのハードウェアが別途、必要になるとい
う第２の欠点がある。
れるので、バンク切替えを必要とする場合にはバンク切
替えを行うだめのハードウェアが別途、必要になるとい
う第２の欠点がある。
本発明の目的は、マイクロプロセサを有する処理回路の
メモリマツピングをプログラムでＲＡＭにより行い、上
記ＲＡＭのＩ１０端子をデータバスか、あるい扛周辺素
子に切替えることによって上記欠点を除去し、簡易なハ
ードウェアでメモリ割付けを容易に変更できるように構
成したプログラマブルメモリマツピング方式を提供する
ことにある。
メモリマツピングをプログラムでＲＡＭにより行い、上
記ＲＡＭのＩ１０端子をデータバスか、あるい扛周辺素
子に切替えることによって上記欠点を除去し、簡易なハ
ードウェアでメモリ割付けを容易に変更できるように構
成したプログラマブルメモリマツピング方式を提供する
ことにある。
（問題点を解決するための手段）
本発明によるプログラマブルメモリマツピング方式はプ
ログラマブルデコードＲＡＭと、制御手段とを具備して
構成したものである。
ログラマブルデコードＲＡＭと、制御手段とを具備して
構成したものである。
プログラマブルデコードＲＡＭは、メモリマツピングを
するためのものである。
するためのものである。
制御手段は、プログラマブルデコードＲＡＭの書込みデ
ータを必要に応じて書替え、所望のアドレス空間のメモ
リマツピングをソフトウェアで制御するためのものであ
る。
ータを必要に応じて書替え、所望のアドレス空間のメモ
リマツピングをソフトウェアで制御するためのものであ
る。
（実施例）
次に２本発明について図面を参照して説明する。
第１図は１本発明によるプログラマブルメモリマツピン
グ方式を実現する一実施例を示すブロック図である。第
１図において、１はＣＰＵ、２はデコーダ、３ａＲＯＭ
、４はＲＡＭ、５はプログラマブルデコードＲＡＭ、６
はバス切替え素子。
グ方式を実現する一実施例を示すブロック図である。第
１図において、１はＣＰＵ、２はデコーダ、３ａＲＯＭ
、４はＲＡＭ、５はプログラマブルデコードＲＡＭ、６
はバス切替え素子。
７はチップセレクタ、８はＣ８反転素子、９はデータバ
ス、１０はアドレスバス、１１は読出し信号線、１２は
書込み信号線、１３はチップセレクト信号線、１４はデ
コード信号線、１５は拡張端子である。
ス、１０はアドレスバス、１１は読出し信号線、１２は
書込み信号線、１３はチップセレクト信号線、１４はデ
コード信号線、１５は拡張端子である。
ＣＰＵＩＵアドレスバス１０．ｆ−タバス９゜およびデ
コーダ２を介してプログラムを格納して６るＲＯＭ３．
データのバッファとして使用されるＲＡＭ４．およびプ
ログラマブルデコードＲＡＭ５に接続はれている。読出
し信号＆＋１１．書込み信号線１２．およびデコード信
号線１４は必要に応じてＲＯＭ３．ＲＡＭ４．およびプ
ログラマブルデコードＲＡＭ５に接続される。
コーダ２を介してプログラムを格納して６るＲＯＭ３．
データのバッファとして使用されるＲＡＭ４．およびプ
ログラマブルデコードＲＡＭ５に接続はれている。読出
し信号＆＋１１．書込み信号線１２．およびデコード信
号線１４は必要に応じてＲＯＭ３．ＲＡＭ４．およびプ
ログラマブルデコードＲＡＭ５に接続される。
バス切替え素子６は、プログラマブルデコードＲＡＭ５
にデータが書込せれるときに限ってアクティブとなる。
にデータが書込せれるときに限ってアクティブとなる。
また、チップセレクタ７は、プログラマブルマツピング
空間が選択されたときにイネーブルとなシ、チップセレ
クト信号１１Ｊ（Ｃ８Ｉ〜ＣＳＳ ）が有効となる。拡
張端子１５は、所望のデバイスに接続可能となっている
。
空間が選択されたときにイネーブルとなシ、チップセレ
クト信号１１Ｊ（Ｃ８Ｉ〜ＣＳＳ ）が有効となる。拡
張端子１５は、所望のデバイスに接続可能となっている
。
第２図は、第１図のメモリマツピングの実例を示す説明
図である。
図である。
次に、第１図および第２図を参照して動作を説明する。
第１図のデコーダ２によって、第２図に示すようなメモ
リ割付けがされている。第１図において。
リ割付けがされている。第１図において。
ＲＯＭ３に格納されているプログラムの実行が開始され
ると、まずプログラマブルマツピング空間にあるＣ８Ｉ
〜Ｃ８８が次の順で設定される。
ると、まずプログラマブルマツピング空間にあるＣ８Ｉ
〜Ｃ８８が次の順で設定される。
第１に、プログラマブルデコードＲＡＭ５の空間８００
０Ｈ〜ＢＦＦＦＨが選択される。これにヨシハス切替え
素子６はアクティブになシ、チップセレクタ７はノンア
クティブになる。第２に。
０Ｈ〜ＢＦＦＦＨが選択される。これにヨシハス切替え
素子６はアクティブになシ、チップセレクタ７はノンア
クティブになる。第２に。
あらかじめ用意されていた信号線１３上のチップセレク
トがセレクト状態になり、マツピングすべきデータが書
込壕れる。第３に、プログラマブルマツピング空間ＣＯ
００Ｈ−ＦＦＦＦＨが選択されれば、バス切替え素子６
はノンアクティブになり、チップセレクタＴはアクティ
ブになる。この状態で、書込まれたデータに対応するチ
ップセレクト（ｃｓ）が選択される。
トがセレクト状態になり、マツピングすべきデータが書
込壕れる。第３に、プログラマブルマツピング空間ＣＯ
００Ｈ−ＦＦＦＦＨが選択されれば、バス切替え素子６
はノンアクティブになり、チップセレクタＴはアクティ
ブになる。この状態で、書込まれたデータに対応するチ
ップセレクト（ｃｓ）が選択される。
また、メモリマツピングを変更する場合には。
上述した方法と同様にして、ソフトウェアでメモリマツ
ピングを変更することが可能になる。
ピングを変更することが可能になる。
Ｃ８ＩとＣ８２とに同じ械類の素子を接続しておけば、
Ｃ８Ｉの素子に異常が発生した場合にプログラマブルデ
コードＲＡＭ５のデータを書替えることによ＃）、Ｃ８
１とＣ８２とを同じアドレス空間に配置し直すことが可
能になる。
Ｃ８Ｉの素子に異常が発生した場合にプログラマブルデ
コードＲＡＭ５のデータを書替えることによ＃）、Ｃ８
１とＣ８２とを同じアドレス空間に配置し直すことが可
能になる。
また、プログラマブルマツピングエリアでバンク切替え
を実施する場合には、パンク切替え用のハードウェアを
追加しなくてもソフトウェアで対応できる。
を実施する場合には、パンク切替え用のハードウェアを
追加しなくてもソフトウェアで対応できる。
（発明の効果）
以上説明したように本発明は、マイクロプロセサを有す
る処理回路のメモリマツピングをプログラムでＲＡＭに
よシ行い、上記ＲＡＭのＩ１０端子をデータバスか、あ
るいは周辺素子に切替えることにより、プログラム実行
時にアドレスマツプを変更できるという効果がある。
る処理回路のメモリマツピングをプログラムでＲＡＭに
よシ行い、上記ＲＡＭのＩ１０端子をデータバスか、あ
るいは周辺素子に切替えることにより、プログラム実行
時にアドレスマツプを変更できるという効果がある。
また、異なったＣ８端子に同じ種類の素子を接続してお
けば、一つの端子に異常が発生した場合にプログラマブ
ルデコードＲＡＭのデータを書替えてアドレス空間を配
置しなおすことができるという効果がある。
けば、一つの端子に異常が発生した場合にプログラマブ
ルデコードＲＡＭのデータを書替えてアドレス空間を配
置しなおすことができるという効果がある。
サラニ、プログラマブルマツピングエリアでバンク切替
えを実施する場合には、バンク切替え用のハードウェア
を追加しなくてもソフトウェアで対応できるという効果
がある。
えを実施する場合には、バンク切替え用のハードウェア
を追加しなくてもソフトウェアで対応できるという効果
がある。
第１図は２本発明によるプログラマブルメモリマツピン
グ方式を実現する一実施例を示すブロック図である。 第２図は、第１図のメモリマツピングの実例を示す説明
図である。 １・・・ＣＰＵ ２・・・デコーダ ３・・・ＲＯＭ ４・・・ＲＡＭ ５・・・プログラマブルデコードＲＡＭ６・・・パス切
替え素子 ７・・・チップセレクタ ８・・・Ｃ８反転素子 ９．１０・・・バス １１〜１４・・・信号線 １５・・・端子
グ方式を実現する一実施例を示すブロック図である。 第２図は、第１図のメモリマツピングの実例を示す説明
図である。 １・・・ＣＰＵ ２・・・デコーダ ３・・・ＲＯＭ ４・・・ＲＡＭ ５・・・プログラマブルデコードＲＡＭ６・・・パス切
替え素子 ７・・・チップセレクタ ８・・・Ｃ８反転素子 ９．１０・・・バス １１〜１４・・・信号線 １５・・・端子
Claims (1)
- メモリマッピングをするためのプログラマブルデコード
ＲＡＭと、前記プログラマブルデコードＲＡＭの書込み
データを必要に応じて書替え、所望のアドレス空間のメ
モリマッピングをソフトウェアで制御するための制御手
段とを具備して構成したことを特徴とするプログラマブ
ルメモリマッピング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9171487A JPS63257044A (ja) | 1987-04-14 | 1987-04-14 | プログラマブルメモリマツピング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9171487A JPS63257044A (ja) | 1987-04-14 | 1987-04-14 | プログラマブルメモリマツピング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63257044A true JPS63257044A (ja) | 1988-10-24 |
Family
ID=14034181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9171487A Pending JPS63257044A (ja) | 1987-04-14 | 1987-04-14 | プログラマブルメモリマツピング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63257044A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520180A (ja) * | 1991-07-16 | 1993-01-29 | Matsushita Electric Ind Co Ltd | 画像メモリ装置 |
-
1987
- 1987-04-14 JP JP9171487A patent/JPS63257044A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520180A (ja) * | 1991-07-16 | 1993-01-29 | Matsushita Electric Ind Co Ltd | 画像メモリ装置 |
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