JPH02307272A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02307272A JPH02307272A JP12976289A JP12976289A JPH02307272A JP H02307272 A JPH02307272 A JP H02307272A JP 12976289 A JP12976289 A JP 12976289A JP 12976289 A JP12976289 A JP 12976289A JP H02307272 A JPH02307272 A JP H02307272A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims abstract description 4
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims abstract 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims abstract 2
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 description 18
- 108091006146 Channels Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯ３型電界効果トランジスタに関するもので
ある。
ある。
従来の技術
従来、横型のＭＯ９Ｏ９型電界効果トランジスタ下、単
にＭＯＳＦＥＴという）は、基板が同一の種類、りま＃
）Ｎ型のみまたはＰ型のみといった場合や、Ｎ型基板の
Ｐウニｌｖ唄域中に形成するか、Ｐ型基板のＮウニ／ｌ
／頭域中に形成するかで°あυ、後者のクエμ中に形成
する場合、基板は接地されるようになっている。すなわ
ち、第５図に示すように、Ｎ型基板５１にＰ型つニ／Ｌ
／饋域５２を形成し、このＰ型つニ／Ｉ／ｇｆ４ Ｍ、
５２内に、ソース領域５３およびドレイン領域５４が形
成されるとともに、ソースｉ＋ｌＩ ｆＪＡ５３および
Ｎ型基板５１が接地されていた。
にＭＯＳＦＥＴという）は、基板が同一の種類、りま＃
）Ｎ型のみまたはＰ型のみといった場合や、Ｎ型基板の
Ｐウニｌｖ唄域中に形成するか、Ｐ型基板のＮウニ／ｌ
／頭域中に形成するかで°あυ、後者のクエμ中に形成
する場合、基板は接地されるようになっている。すなわ
ち、第５図に示すように、Ｎ型基板５１にＰ型つニ／Ｌ
／饋域５２を形成し、このＰ型つニ／Ｉ／ｇｆ４ Ｍ、
５２内に、ソース領域５３およびドレイン領域５４が形
成されるとともに、ソースｉ＋ｌＩ ｆＪＡ５３および
Ｎ型基板５１が接地されていた。
発明が解決しようとする課題
上記従来の構成によると、ソース領域５３とドＶイン碩
Ｖｉ、５４との間に電圧をかけると、ドレイン頭ｗ、５
４の周囲に半円状の空乏ＮＪ人が形成されるが、この空
乏層Ａの外周部の曲率が大きい場合、降伏現象が生じ易
いという問題があった。たとえば、第５図においては、
ａ点で降伏現象が生じる。なお、ソース・ドレイン間の
耐圧金高めるためには、ウニ／Ｉ／頭載の濃度を小さく
するか、ドレイン領域の深さを深くせねばならないが、
前者の方法ではトヲンジヌタのｖＴが変化した）、後者
の方法ではＭＯＳＦＥＴの面積が大きくなってしまう。
Ｖｉ、５４との間に電圧をかけると、ドレイン頭ｗ、５
４の周囲に半円状の空乏ＮＪ人が形成されるが、この空
乏層Ａの外周部の曲率が大きい場合、降伏現象が生じ易
いという問題があった。たとえば、第５図においては、
ａ点で降伏現象が生じる。なお、ソース・ドレイン間の
耐圧金高めるためには、ウニ／Ｉ／頭載の濃度を小さく
するか、ドレイン領域の深さを深くせねばならないが、
前者の方法ではトヲンジヌタのｖＴが変化した）、後者
の方法ではＭＯＳＦＥＴの面積が大きくなってしまう。
そこで、本発明はＭＯＳＦＥＴの面積を大きくすること
なく、またＶＴを変化させることなく、ソース・ドレイ
ン間の耐圧を増大し得る半導体装置を提供することを目
的とする。
なく、またＶＴを変化させることなく、ソース・ドレイ
ン間の耐圧を増大し得る半導体装置を提供することを目
的とする。
課題を解決するための手段
上記課題を解決するため、本発明の半導体装置は、第１
図に示すように、Ｐ型（またはＮ型）半導体基板１内に
ソース頭ｖ、２およびドＶインｗｉ域３が形成されたも
のであって、上記半導体基板１のツース−ドレイン領域
２．３とは反対側の部分に、半導体基板１とは反対の型
すなわちＮ型（またはＰ型）の層４を形成し、かつこの
層４に上記ドレイン領域３と同−ｔａ注の電圧を印加す
るようにしたものである。なお、第１図においては、半
導体基板１そのものがチャネル用ウェルとされる。
図に示すように、Ｐ型（またはＮ型）半導体基板１内に
ソース頭ｖ、２およびドＶインｗｉ域３が形成されたも
のであって、上記半導体基板１のツース−ドレイン領域
２．３とは反対側の部分に、半導体基板１とは反対の型
すなわちＮ型（またはＰ型）の層４を形成し、かつこの
層４に上記ドレイン領域３と同−ｔａ注の電圧を印加す
るようにしたものである。なお、第１図においては、半
導体基板１そのものがチャネル用ウェルとされる。
作用
上記の構成によると、Ｎ型（またはＰ型）の層４に、ド
レインｊｊｉＷｉ、３に印加する電圧と同一極性の電圧
が印加される几め、ドレイン鎖酸３側に形成される空乏
ＮＡとＮ型（ま之はＰ型）の４４仰１に形成される空乏
層Ｂとが接続してその外周形状が直線状とな９、耐圧が
増加する。
レインｊｊｉＷｉ、３に印加する電圧と同一極性の電圧
が印加される几め、ドレイン鎖酸３側に形成される空乏
ＮＡとＮ型（ま之はＰ型）の４４仰１に形成される空乏
層Ｂとが接続してその外周形状が直線状とな９、耐圧が
増加する。
実施例
以下、本発明の一実施例を第２図に基づき説明する。
第２図は横型ＭＯ５ＦＥＴの断面図を示す。第２図にお
いて、１１はＰ型半導体基板でその表面側にはソース順
戚１２およびドレイン領域１３が形成されるとともに、
これら両項域１２，１３間がＰ型のチャネル領域１４と
される。壕だ、半導体基板１１の表面のソース＾ドＶイ
ン［［１２，１３間には、シリコン酸化膜１５およびゲ
ート１６が形成されている。そして、上記半導体基板１
１のソース翫ドレイン頑Ｑ １２．１３とは反対側の裏
面には、Ｐ型チャネル［′Ｍ、１４とは反対型のＮｍの
層（チャネ／Ｌ’唄戚がＮ型の場合には、この暦はＰ型
にされる）１７が形成さル、さらにこのＮ型層１７はド
レイン領域１３と電気的に接続１８されている。
いて、１１はＰ型半導体基板でその表面側にはソース順
戚１２およびドレイン領域１３が形成されるとともに、
これら両項域１２，１３間がＰ型のチャネル領域１４と
される。壕だ、半導体基板１１の表面のソース＾ドＶイ
ン［［１２，１３間には、シリコン酸化膜１５およびゲ
ート１６が形成されている。そして、上記半導体基板１
１のソース翫ドレイン頑Ｑ １２．１３とは反対側の裏
面には、Ｐ型チャネル［′Ｍ、１４とは反対型のＮｍの
層（チャネ／Ｌ’唄戚がＮ型の場合には、この暦はＰ型
にされる）１７が形成さル、さらにこのＮ型層１７はド
レイン領域１３と電気的に接続１８されている。
このように、上記のＮ型Ｍ１７とドレインｆＦ［１４と
は、電気的に接続１８されているため、ソース・ドレイ
ン間に電圧を印加した場合、ドレイン°半導体基板間に
降伏現象が起こる前に、ドレイン領域１３からの空乏層
ＡとＮ型層１７からの空乏層Ｂ−とが接し、この次めド
レイン頭＊ １３ ＩＩの空乏ＮＩＡ”の外周形状がゆ
がみのない直線状となり、Ｐ型半導体基板１１の濃度で
得られる理想的な耐圧が得られる。
は、電気的に接続１８されているため、ソース・ドレイ
ン間に電圧を印加した場合、ドレイン°半導体基板間に
降伏現象が起こる前に、ドレイン領域１３からの空乏層
ＡとＮ型層１７からの空乏層Ｂ−とが接し、この次めド
レイン頭＊ １３ ＩＩの空乏ＮＩＡ”の外周形状がゆ
がみのない直線状となり、Ｐ型半導体基板１１の濃度で
得られる理想的な耐圧が得られる。
ところで、上記実施例においては、チャネｌｖＩ：ｆＡ
域１４としてＰ型の半導体基板１１そのものを利用した
が、第３図に示すように、Ｎ−型半導体基板２１の表面
側にチャネ／Ｌ’頭斌としてＰ型のウニｔｖ２２を形成
し、そしてこのウニ）ｖ２２内にンーヌ領域２３および
ドレイン領域２４ ｆ形成し、そしてさらにＮ−ｍ半導
体基板２１の裏面側にＮ＋ｌ 型めＭ１２５を形成する
とともに、このＨ＋・型層２５とドレイン頭［２４とを
電気的に結線２６で接続したものでもよい。
域１４としてＰ型の半導体基板１１そのものを利用した
が、第３図に示すように、Ｎ−型半導体基板２１の表面
側にチャネ／Ｌ’頭斌としてＰ型のウニｔｖ２２を形成
し、そしてこのウニ）ｖ２２内にンーヌ領域２３および
ドレイン領域２４ ｆ形成し、そしてさらにＮ−ｍ半導
体基板２１の裏面側にＮ＋ｌ 型めＭ１２５を形成する
とともに、このＨ＋・型層２５とドレイン頭［２４とを
電気的に結線２６で接続したものでもよい。
さらに、上記各実施例においては、ドレイン領域と半導
体基板の長面側に形成された層とを、電気的に接続した
が、たとえば第４図に示すように、両者を電気的に接続
しないで、半導体基板３１の裏面に形成される層３２の
方に、ドレイン領域３３と同一の極在の電圧を印加する
ようにしてもよい。
体基板の長面側に形成された層とを、電気的に接続した
が、たとえば第４図に示すように、両者を電気的に接続
しないで、半導体基板３１の裏面に形成される層３２の
方に、ドレイン領域３３と同一の極在の電圧を印加する
ようにしてもよい。
発明の効果
以上のように本発明の構成によれば、Ｎ型（またはＰ型
）の層に、ドレイン領域に印加する電圧と同一極性の電
圧を印加するようにしたので、ドレイン領域側に形成さ
れる空乏層とＮ型（またはＰ型）の層側に形成される空
乏層とが接し、その外周形状が直線状となり、したがっ
て降伏現象が生じにくくなり、耐圧を増大させることが
できる。
）の層に、ドレイン領域に印加する電圧と同一極性の電
圧を印加するようにしたので、ドレイン領域側に形成さ
れる空乏層とＮ型（またはＰ型）の層側に形成される空
乏層とが接し、その外周形状が直線状となり、したがっ
て降伏現象が生じにくくなり、耐圧を増大させることが
できる。
第１図は本発明の半導体装置の構成を示す断面図、第２
因〜第４図は同半導体装置の実施例を示す断面図、第５
図は従来例の断面図である。 １・・・半導体基板、２・・・ソース頭戚、３・・・ド
レイン領域、４・・・Ｎ型（′１′ｆｃはＰ型）の層。 代理人 森 本 義 弘 第ｆ図 ■ 第２図 第３図 ？
因〜第４図は同半導体装置の実施例を示す断面図、第５
図は従来例の断面図である。 １・・・半導体基板、２・・・ソース頭戚、３・・・ド
レイン領域、４・・・Ｎ型（′１′ｆｃはＰ型）の層。 代理人 森 本 義 弘 第ｆ図 ■ 第２図 第３図 ？
Claims (1)
- １、Ｐ型またはＮ型チャネル用ウェル内にソース領域お
よびドレイン領域が形成された半導体装置であつて、上
記ウェルのソース、ドレイン領域とは反対側に、同ウェ
ルとは反対型のＮ型またはＰ型の層を形成し、かつこの
層に上記ドレイン領域と同一の極性の電圧を印加するよ
うにした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12976289A JPH02307272A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12976289A JPH02307272A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02307272A true JPH02307272A (ja) | 1990-12-20 |
Family
ID=15017575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12976289A Pending JPH02307272A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02307272A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632767A (en) * | 1979-08-24 | 1981-04-02 | Toshiba Corp | Mos inverter |
| JPS61276252A (ja) * | 1985-05-30 | 1986-12-06 | Nec Corp | Ｃｍｏｓ半導体装置 |
-
1989
- 1989-05-22 JP JP12976289A patent/JPH02307272A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632767A (en) * | 1979-08-24 | 1981-04-02 | Toshiba Corp | Mos inverter |
| JPS61276252A (ja) * | 1985-05-30 | 1986-12-06 | Nec Corp | Ｃｍｏｓ半導体装置 |
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