JPS63215073A - バイポ−ラ集積回路 - Google Patents
バイポ−ラ集積回路Info
- Publication number
- JPS63215073A JPS63215073A JP62049306A JP4930687A JPS63215073A JP S63215073 A JPS63215073 A JP S63215073A JP 62049306 A JP62049306 A JP 62049306A JP 4930687 A JP4930687 A JP 4930687A JP S63215073 A JPS63215073 A JP S63215073A
- Authority
- JP
- Japan
- Prior art keywords
- region
- collector
- type
- diffusion region
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000009792 diffusion process Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 238000005553 drilling Methods 0.000 claims description 3
- 230000010354 integration Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高集積化に適したバイポーラ集積回路に関す
るものである。
るものである。
従来の技術
半導体集積回路のうち、バイポーラ集積回路はＭＯ８集
積回路に比して低雑音、広帯域、低オフセット、高スィ
ッチング速度という特長を有しており、主としてアナロ
グ集積回路および超高速ディジタル集積回路にひろく用
いられている。
積回路に比して低雑音、広帯域、低オフセット、高スィ
ッチング速度という特長を有しており、主としてアナロ
グ集積回路および超高速ディジタル集積回路にひろく用
いられている。
従来例のバイポーラ集積回路の断面図を第２図に示す。
このバイポーラ集積回路は、ｐ形半導体基板１上に形成
されたｎ形エピタキシャル層２がｐ十形分離領域３によ
って互いに電気的に分離され、このｎ形エピタキシャル
層２内にｐ十形ベース領域４、ｎ十形エミッタ領域５お
よびｎ＋十形レクタ・コンタクト領域６が形成され、さ
らにｎ形エピタキシャル層２とｐ形半導体基板１との界
面付近にｎ十形サブコレクタ領域７が形成された構造で
ある。
されたｎ形エピタキシャル層２がｐ十形分離領域３によ
って互いに電気的に分離され、このｎ形エピタキシャル
層２内にｐ十形ベース領域４、ｎ十形エミッタ領域５お
よびｎ＋十形レクタ・コンタクト領域６が形成され、さ
らにｎ形エピタキシャル層２とｐ形半導体基板１との界
面付近にｎ十形サブコレクタ領域７が形成された構造で
ある。
発明が解決しようとする問題点
上記のような従来例のバイポーラ集積回路では、エミッ
タから注入された電子は主として半導体基板の主面に対
して垂直な方向に流れてコレクタであるエピタキシャル
層に到達する。これに対してコレクタ・コンタクト領域
は半導体基板の主面上に形成されるため、いったんエピ
タキシャル層にまで到達した電子はまず横方向に流れ、
ついで半導体基板の主面側に流れてコレクタ・コンタク
ト領域に達する。このような横方向および主面側への電
子の流れはコレクタ直列抵抗として現れる。ｎ＋十形ブ
コレクタ領域はこのコレクタ直列抵抗を低減させるため
に設けられているが、その形成はエピタキシャル成長の
前に行なう必要があり、このｎ＋形サすコレクタ領域中
の不純物がエピタキシャル成長中にエピタキシャル層内
に取り込まれるいわゆるオート・ドーピング現象が生じ
たり、またｎ＋形サすコレクタ領域中の結晶欠陥がエピ
タキシャル層に受けつがれるという問題点もある。
タから注入された電子は主として半導体基板の主面に対
して垂直な方向に流れてコレクタであるエピタキシャル
層に到達する。これに対してコレクタ・コンタクト領域
は半導体基板の主面上に形成されるため、いったんエピ
タキシャル層にまで到達した電子はまず横方向に流れ、
ついで半導体基板の主面側に流れてコレクタ・コンタク
ト領域に達する。このような横方向および主面側への電
子の流れはコレクタ直列抵抗として現れる。ｎ＋十形ブ
コレクタ領域はこのコレクタ直列抵抗を低減させるため
に設けられているが、その形成はエピタキシャル成長の
前に行なう必要があり、このｎ＋形サすコレクタ領域中
の不純物がエピタキシャル成長中にエピタキシャル層内
に取り込まれるいわゆるオート・ドーピング現象が生じ
たり、またｎ＋形サすコレクタ領域中の結晶欠陥がエピ
タキシャル層に受けつがれるという問題点もある。
問題点を解決するための手段
上記のような問題点を解決するための本発明のバイポー
ラ集積回路は、半導体基板にコレクタ領域となる第１の
拡散領域を含む柱状突起が形成され、同柱状突起をその
頂面から穿って穴が形成され、同柱状突起の側面に沿っ
てベース領域となる第２の拡散領域およびエミ）り領域
となる第３の拡散領域が形成され、ベース電極が前記柱
−状突起の頂面または根元付近のうち少なくともいずれ
か一方において前記第２の拡散領域に接続され、エミッ
タ電極が前記柱状突起の側面において前記第３の拡散領
域に接続されているとともに、コレクタ電極が前記穴の
側壁において前記第１の拡散領域に接続されている構造
のものである。
ラ集積回路は、半導体基板にコレクタ領域となる第１の
拡散領域を含む柱状突起が形成され、同柱状突起をその
頂面から穿って穴が形成され、同柱状突起の側面に沿っ
てベース領域となる第２の拡散領域およびエミ）り領域
となる第３の拡散領域が形成され、ベース電極が前記柱
−状突起の頂面または根元付近のうち少なくともいずれ
か一方において前記第２の拡散領域に接続され、エミッ
タ電極が前記柱状突起の側面において前記第３の拡散領
域に接続されているとともに、コレクタ電極が前記穴の
側壁において前記第１の拡散領域に接続されている構造
のものである。
作用
本発明のバイポーラ集積回路は、エピタキシャル層およ
びサブコレクタ領域を用いることな（、コレクタ直列抵
抗が低くかつ高集積化に適したものである。
びサブコレクタ領域を用いることな（、コレクタ直列抵
抗が低くかつ高集積化に適したものである。
実施例
本発明のバイポーラ集積回路の実施例を第１図に示し、
これを参照して説明する。
これを参照して説明する。
図示するように、ｐ形半導体基板１１に柱状突起１２が
形成され、さらにこの柱状突起１２の内部からｐ形半導
体基板１１にかけてｎ形コレクタ領域１３が形成されて
いる。柱状突起１２の側面に沿ってｐ十形ベース領域１
４およびｎ十形エミッタ領域１５が形成されている。ベ
ース電極１６は柱状突起１２の頂面および根元付近にお
いてｐ＋十形ベース領域１４接続されている。また、エ
ミッタ電極１７は柱状突起１２の側面においてｎ十形エ
ミッタ領域１５に接続されている。さらに、柱状突起１
２を穿って穴１８が形成されている。そして、ｎ形コレ
クタ領域１３は穴１８の側壁に沿って形成されたｎ十形
コレクタ・コンタクト領域１９を介してコレクタ電極２
０に接続されている。
形成され、さらにこの柱状突起１２の内部からｐ形半導
体基板１１にかけてｎ形コレクタ領域１３が形成されて
いる。柱状突起１２の側面に沿ってｐ十形ベース領域１
４およびｎ十形エミッタ領域１５が形成されている。ベ
ース電極１６は柱状突起１２の頂面および根元付近にお
いてｐ＋十形ベース領域１４接続されている。また、エ
ミッタ電極１７は柱状突起１２の側面においてｎ十形エ
ミッタ領域１５に接続されている。さらに、柱状突起１
２を穿って穴１８が形成されている。そして、ｎ形コレ
クタ領域１３は穴１８の側壁に沿って形成されたｎ十形
コレクタ・コンタクト領域１９を介してコレクタ電極２
０に接続されている。
なお、上記の構造において隣接するトランジスタ（不図
示）との間の絶縁はｎ形コレクタ領域１３とｐ形半導体
基板１１とに逆方向の電圧を印加することにより達成で
きる。
示）との間の絶縁はｎ形コレクタ領域１３とｐ形半導体
基板１１とに逆方向の電圧を印加することにより達成で
きる。
このバイポーラ集積回路の構造では、ｎ形エミッタ領域
１５から注入された電子は主として柱状突起１２の側面
に垂直、すなわち頂面に平行に流れてｎ形コレクタ領域
１３に達し、さらにｎ十形コレクタ・コンタクト領域１
９からコレクタ電極２０へと流れる。すなわちコレクタ
領域中で電子の走行する距離は短く、結果としてコレク
タ直列抵抗が低（なる。またエピタキシャル層やサブコ
レクタ領域を必要としないため工程が簡単であり、結晶
欠陥等の問題も少ない。
１５から注入された電子は主として柱状突起１２の側面
に垂直、すなわち頂面に平行に流れてｎ形コレクタ領域
１３に達し、さらにｎ十形コレクタ・コンタクト領域１
９からコレクタ電極２０へと流れる。すなわちコレクタ
領域中で電子の走行する距離は短く、結果としてコレク
タ直列抵抗が低（なる。またエピタキシャル層やサブコ
レクタ領域を必要としないため工程が簡単であり、結晶
欠陥等の問題も少ない。
また、トランジスタのエミツタ幅が柱状突起１２の高さ
によって決定されるため、サブミクロン幅のエミッタが
電子ビーム・リソグラフィ等の方法によらず容易に、か
つ再現性よ（実現できる。さらに、柱状突起と穴とのほ
ぼ垂直な側面と側壁とを利用してエミッタ領域、ベース
領域およびコレクタ・コンタクト領域を形成しているの
で、各領域の平面的な面積は非常に小さくすることがで
き、高集積化に適している。
によって決定されるため、サブミクロン幅のエミッタが
電子ビーム・リソグラフィ等の方法によらず容易に、か
つ再現性よ（実現できる。さらに、柱状突起と穴とのほ
ぼ垂直な側面と側壁とを利用してエミッタ領域、ベース
領域およびコレクタ・コンタクト領域を形成しているの
で、各領域の平面的な面積は非常に小さくすることがで
き、高集積化に適している。
なお、第１図の実施例ではｎ形コレクタ領域１３が柱状
突起１２の内部からｐ形半導体基板１１にかけて形成さ
れているが、これは必らずしもｐ形半導体基板１１に達
していなくてもよい。
突起１２の内部からｐ形半導体基板１１にかけて形成さ
れているが、これは必らずしもｐ形半導体基板１１に達
していなくてもよい。
また、第１図の実施例では柱状突起１２および穴１８の
平面形状を示していないが、これは正方形、長方形９円
、楕円等任意の形状でよい。
平面形状を示していないが、これは正方形、長方形９円
、楕円等任意の形状でよい。
さらに、第１図の実施例ではｐ＋十形−ス領域１４とベ
ース電極１６との接続が柱状突起１２の頂面および根元
付近の両方で行なわれているが、これはいずれか一方の
みでもよい。
ース電極１６との接続が柱状突起１２の頂面および根元
付近の両方で行なわれているが、これはいずれか一方の
みでもよい。
加えて、実施例においては説明の都合上、ＮＰＮトラン
ジスタを用いていたが、ＰＮＰトランジスタでも同様の
構造が形成できる。
ジスタを用いていたが、ＰＮＰトランジスタでも同様の
構造が形成できる。
発明の効果
本発明のバイポーラ集積回路は、半導体基板の主面に形
成された柱状突起とそれに穿たれた穴とのほぼ垂直な側
面と側壁とに沿ってエミッタ領域。
成された柱状突起とそれに穿たれた穴とのほぼ垂直な側
面と側壁とに沿ってエミッタ領域。
ベース領域およびコレクタ・コンタクト領域が形成され
ているため、キャリアの走行が柱状突起の頂面に平行す
なわち半導体基板の主面に平行であり、エピタキシャル
層やサブコレクタ領域なしにコレクタ直列抵抗が低減で
きる゛。さらにサブミクロン化、高集留化にも適してい
る。
ているため、キャリアの走行が柱状突起の頂面に平行す
なわち半導体基板の主面に平行であり、エピタキシャル
層やサブコレクタ領域なしにコレクタ直列抵抗が低減で
きる゛。さらにサブミクロン化、高集留化にも適してい
る。
第１図は本発明のバイポーラ集積回路の実施例を示す断
面図、第２図は従来例のバイポーラ集積回路を示す断面
図である。 １２・・・・・・柱状突起、１３・・・・・・ｎ形コレ
クタ領域、１４・・・・・・ｐ十形ベース領域、１５・
・・・・・ｎ十形エミッタ領域、１６・・・・・・ベー
ス電極、１７・・・・・・エミッタ電極、１８・・・・
・・穴、１９・・・・−・ｎ十形コレクタ・コンタクト
領域、２０・・・・・・コレクタ電極。 代理人の氏名 弁理士 中尾敏男 ほか１名１２−往１
ｌ １３− ｒＬ形コレクク領戚 １４−−Ｐ”形ベース４ｇ１Ｊ！ ＋５−・ σ形エミフタ傾成 １６−ベースを樋 ＋７−エミッタ電極 １８−欠 ＋９−ｒｌ”形コレクタ・コンタクト４Ｘ域第１図
ｎ′°゛コレクダを植 第２図
面図、第２図は従来例のバイポーラ集積回路を示す断面
図である。 １２・・・・・・柱状突起、１３・・・・・・ｎ形コレ
クタ領域、１４・・・・・・ｐ十形ベース領域、１５・
・・・・・ｎ十形エミッタ領域、１６・・・・・・ベー
ス電極、１７・・・・・・エミッタ電極、１８・・・・
・・穴、１９・・・・−・ｎ十形コレクタ・コンタクト
領域、２０・・・・・・コレクタ電極。 代理人の氏名 弁理士 中尾敏男 ほか１名１２−往１
ｌ １３− ｒＬ形コレクク領戚 １４−−Ｐ”形ベース４ｇ１Ｊ！ ＋５−・ σ形エミフタ傾成 １６−ベースを樋 ＋７−エミッタ電極 １８−欠 ＋９−ｒｌ”形コレクタ・コンタクト４Ｘ域第１図
ｎ′°゛コレクダを植 第２図
Claims (1)
- 半導体基板にコレクタ領域となる第１の拡散領域を含む
柱状突起が形成され、同柱状突起をその頂面から穿って
穴が形成され、同柱状突起の側面に沿ってベース領域と
なる第２の拡散領域およびエミッタ領域となる第３の拡
散領域が形成され、ベース電極が前記柱状突起の頂面ま
たは根元付近のうち少なくともいずれか一方において前
記第２の拡散領域に接続され、エミッタ電極が前記柱状
突起の側面において前記第３の拡散領域に接続されてい
るとともに、コレクタ電極が前記穴の側壁において前記
第１の拡散領域に接続されていることを特徴とするバイ
ポーラ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049306A JPS63215073A (ja) | 1987-03-04 | 1987-03-04 | バイポ−ラ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049306A JPS63215073A (ja) | 1987-03-04 | 1987-03-04 | バイポ−ラ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63215073A true JPS63215073A (ja) | 1988-09-07 |
Family
ID=12827259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62049306A Pending JPS63215073A (ja) | 1987-03-04 | 1987-03-04 | バイポ−ラ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63215073A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735589A3 (en) * | 1995-03-30 | 1997-10-08 | Toshiba Kk | Trench gate electrode semiconductor device and manufacturing method |
-
1987
- 1987-03-04 JP JP62049306A patent/JPS63215073A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735589A3 (en) * | 1995-03-30 | 1997-10-08 | Toshiba Kk | Trench gate electrode semiconductor device and manufacturing method |
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