JPH0235471B2 - - Google Patents
Info
- Publication number
- JPH0235471B2 JPH0235471B2 JP56048853A JP4885381A JPH0235471B2 JP H0235471 B2 JPH0235471 B2 JP H0235471B2 JP 56048853 A JP56048853 A JP 56048853A JP 4885381 A JP4885381 A JP 4885381A JP H0235471 B2 JPH0235471 B2 JP H0235471B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gaas
- algaas
- compound semiconductor
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は化合物半導体を用いた不揮発性メモリ
に関する。
に関する。
電源を遮断しても記憶内容が消失しない不揮発
性メモリとしてはフローテイングゲート構造のも
のが存在している。ところが斯る現存する不揮発
性メモリは移動度の小さいシリコン半導体が用い
られている為に高速動作に不向であつた。
性メモリとしてはフローテイングゲート構造のも
のが存在している。ところが斯る現存する不揮発
性メモリは移動度の小さいシリコン半導体が用い
られている為に高速動作に不向であつた。
本発明はこのような問題点に着目して為された
ものであつて、化合物半導体を用いる事に依つて
高速動作を可能にした不揮発性メモリを提供する
ものである。
ものであつて、化合物半導体を用いる事に依つて
高速動作を可能にした不揮発性メモリを提供する
ものである。
第１図に本発明を構成するヘテロ接合、具体的
にはノンドープGaAsとｎ−AlGaAsとに依つて
形成されるヘテロ接合のエネルギーバンド図を示
す。
にはノンドープGaAsとｎ−AlGaAsとに依つて
形成されるヘテロ接合のエネルギーバンド図を示
す。
GaAsとｎ−AlGaAsとが接合した場合、電子
がｎ−AlGaAsからGaAs側へ移動して両者のフ
エルミレベルが等しくなる。その結果GaAsの電
子親和力（4.07eV）がAlxGa（１−ｘ）Asの電子
親和力（3.75eV、ｘ＝0.3）に比べて大きいため、
伝導帯にエネルギースパイク（△Ｅ）が形成され
る。一方、電子は接合付近のイオン化ドナーに依
つて界面に引き寄せられて接合付近に蓄積される
ので、ｎ−AlGaAs層の不純物濃度を適当に設定
する事に依つて接合付近に電子の蓄積層を形成す
る事が出来る。
がｎ−AlGaAsからGaAs側へ移動して両者のフ
エルミレベルが等しくなる。その結果GaAsの電
子親和力（4.07eV）がAlxGa（１−ｘ）Asの電子
親和力（3.75eV、ｘ＝0.3）に比べて大きいため、
伝導帯にエネルギースパイク（△Ｅ）が形成され
る。一方、電子は接合付近のイオン化ドナーに依
つて界面に引き寄せられて接合付近に蓄積される
ので、ｎ−AlGaAs層の不純物濃度を適当に設定
する事に依つて接合付近に電子の蓄積層を形成す
る事が出来る。
また結晶中の電子の移動度は主にフオノン（結
晶格子）に依る散乱と不純物に依る散乱とから決
定される。従つて本発明に依る結晶構造では
GaAs結晶中には不純物が含まれていないので、
電子は不純物散乱を受ける事なく結晶中を移動出
来、移動度は増大する。特にフオノンに移る散乱
が小さくなる低温では移動度は著しく増大する。
晶格子）に依る散乱と不純物に依る散乱とから決
定される。従つて本発明に依る結晶構造では
GaAs結晶中には不純物が含まれていないので、
電子は不純物散乱を受ける事なく結晶中を移動出
来、移動度は増大する。特にフオノンに移る散乱
が小さくなる低温では移動度は著しく増大する。
従つて斯る構成の半導体結晶を使用して機能素
子を形成すると超高速の動作が可能である事は容
易に想像出来る。
子を形成すると超高速の動作が可能である事は容
易に想像出来る。
第２図ａに同図ｂに示すMOS型ダイオードの
ゲート電圧と蓄積層内電子濃度との関係が示され
ている。即ちｂに於て、１はノンドープGaAs、
２はｎ−AlGaAs薄層、３はSiO2膜、４はゲート
電極であり、斯る構造のダイオードの蓄積層内電
子濃度はａに示すようにゲート電圧に対してリニ
アに変化しており、現存するMOS型ダイオード
の特性と類似している。
ゲート電圧と蓄積層内電子濃度との関係が示され
ている。即ちｂに於て、１はノンドープGaAs、
２はｎ−AlGaAs薄層、３はSiO2膜、４はゲート
電極であり、斯る構造のダイオードの蓄積層内電
子濃度はａに示すようにゲート電圧に対してリニ
アに変化しており、現存するMOS型ダイオード
の特性と類似している。
従つてこのような構造の化合物半導体結晶基板
にフローテイングゲートを設ける事に依つてSiを
基板とする現存の不揮発性メモリを構成出来るの
ではないかと云う観点から本発明は出発してい
る。
にフローテイングゲートを設ける事に依つてSiを
基板とする現存の不揮発性メモリを構成出来るの
ではないかと云う観点から本発明は出発してい
る。
第３図に本発明に係る超高速不揮発性メモリの
原理図を示す。同図に於て、１０はｎ−GaAs基
板、１１はｎ−AlGaAs層で数μの厚みであり、
１２はノンドープGaAsの薄膜で50〜1000Åの厚
みを有している。これ等の層１１，１２は例えば
エピタキシヤル成長法に依つて形成される。１３
は薄厚200Å程度の酸化膜から成る第１の絶縁膜、
１４はモリブデン等の高融点金属、或いは多結晶
シリコン等から成るフローテイングゲート、１５
は800Å程度の厚みの第２の絶縁膜、１６はこの
第２の絶縁膜上に形成したゲート電極、１７，１
８は上記ノンドープGaAs薄層１２に形成したソ
ース、ドレイン電極、１９はGaAs基板１０に被
着した基板電極である。
原理図を示す。同図に於て、１０はｎ−GaAs基
板、１１はｎ−AlGaAs層で数μの厚みであり、
１２はノンドープGaAsの薄膜で50〜1000Åの厚
みを有している。これ等の層１１，１２は例えば
エピタキシヤル成長法に依つて形成される。１３
は薄厚200Å程度の酸化膜から成る第１の絶縁膜、
１４はモリブデン等の高融点金属、或いは多結晶
シリコン等から成るフローテイングゲート、１５
は800Å程度の厚みの第２の絶縁膜、１６はこの
第２の絶縁膜上に形成したゲート電極、１７，１
８は上記ノンドープGaAs薄層１２に形成したソ
ース、ドレイン電極、１９はGaAs基板１０に被
着した基板電極である。
斯る構成に於て、ノンドープGaAs薄層１２が
動作層となり、この薄層１２とｎ−AlGaAs層１
１との間のヘテロ接合に依つて上述した電子の蓄
積層が形成される。このように蓄積層が形成され
るにはｎ−AlGaAs層１１の不純物濃度は重要
で、モビリテイーが高く、且つキヤリヤーが供給
可能な範囲である必要があり、その為にその濃度
は1015／cm3程度に選ばれている。この第３図に示
した構成に於て、印加電圧が零の場合の電位分布
は第４図に示されている。絶縁膜１３，１５に依
つて囲まれたフローテイングゲート１４が電位の
井戸を構成しており、この井戸に何等かの手段に
依つて電荷を蓄積すると、その電荷は安定に留ま
り、GaAs薄層１２表面に逆の電荷を誘起する。
動作層となり、この薄層１２とｎ−AlGaAs層１
１との間のヘテロ接合に依つて上述した電子の蓄
積層が形成される。このように蓄積層が形成され
るにはｎ−AlGaAs層１１の不純物濃度は重要
で、モビリテイーが高く、且つキヤリヤーが供給
可能な範囲である必要があり、その為にその濃度
は1015／cm3程度に選ばれている。この第３図に示
した構成に於て、印加電圧が零の場合の電位分布
は第４図に示されている。絶縁膜１３，１５に依
つて囲まれたフローテイングゲート１４が電位の
井戸を構成しており、この井戸に何等かの手段に
依つて電荷を蓄積すると、その電荷は安定に留ま
り、GaAs薄層１２表面に逆の電荷を誘起する。
このようにして電荷が誘起されると、MOS型
トランジスタはソース、ドレイン１７，１８間に
電流を流した場合の立ち上り電圧、即ち閾値電圧
（Vth）が変化するので、メモリ作用を呈する事
となる。
トランジスタはソース、ドレイン１７，１８間に
電流を流した場合の立ち上り電圧、即ち閾値電圧
（Vth）が変化するので、メモリ作用を呈する事
となる。
第５図にフローテイングゲート１４に正の電荷
を注入した場合のエネルギーバンド図を、また第
６図に同ゲート１４に負の電荷を注入した場合の
エネルギーバンド図を夫々示しており、第５図の
場合を情報の書き込み状態とすると、第６図は消
去状態に該当する。
を注入した場合のエネルギーバンド図を、また第
６図に同ゲート１４に負の電荷を注入した場合の
エネルギーバンド図を夫々示しており、第５図の
場合を情報の書き込み状態とすると、第６図は消
去状態に該当する。
この各状態からの読み出し動作はGaAs薄層１
２結晶中に形成された蓄積層内の電子に依つて行
われる為に、非常に高速で行われる。
２結晶中に形成された蓄積層内の電子に依つて行
われる為に、非常に高速で行われる。
第７図に本発明メモリの具体的実施例を示す。
第３図の原理図と異るところは、ｎ−GaAs基板
１０とｎ−AlGaAs層１１との間に数μの厚みの
P+−AlGaAs層２０を介在させ、このP+−
AlGaAs層２０とその上のｎ−AlGaAs層１１と
の間でPN接合を形成したところにある。尚、動
作層としての働を持つノンドープGaAs薄層１２
は、その厚みと濃度の正確さが要求される事から
分子線エピタキシヤル法を用いて成長させるのが
好ましい。
第３図の原理図と異るところは、ｎ−GaAs基板
１０とｎ−AlGaAs層１１との間に数μの厚みの
P+−AlGaAs層２０を介在させ、このP+−
AlGaAs層２０とその上のｎ−AlGaAs層１１と
の間でPN接合を形成したところにある。尚、動
作層としての働を持つノンドープGaAs薄層１２
は、その厚みと濃度の正確さが要求される事から
分子線エピタキシヤル法を用いて成長させるのが
好ましい。
この実施例に於て、P+−AlGaAs層２０とｎ−
AlGaAs層１１との間に数Ｖ〜＋数Ｖの逆方向電
圧を印加してこの両層２０，１１間に存在する
PN接合にアバランシエブレークダウンを起し、
その時に生じる高エネルギーの電子をフローテイ
ングゲート１４に注入する。またこのようにして
注入した電子を放出せしめるにはゲート電極１６
に負電界を印加する事に依つて行われる。このよ
うにアバランシエブレークダウンを用いる事に依
つて低電圧で電子の注入を行わしめる事が出来
る。
AlGaAs層１１との間に数Ｖ〜＋数Ｖの逆方向電
圧を印加してこの両層２０，１１間に存在する
PN接合にアバランシエブレークダウンを起し、
その時に生じる高エネルギーの電子をフローテイ
ングゲート１４に注入する。またこのようにして
注入した電子を放出せしめるにはゲート電極１６
に負電界を印加する事に依つて行われる。このよ
うにアバランシエブレークダウンを用いる事に依
つて低電圧で電子の注入を行わしめる事が出来
る。
第８図は本発明の他の実施例を示しており、ｎ
−GaAs基板１０上に数μの厚みのノンドープ
GaAs層２１を形成した後、該層２１上に分子線
エピタキシヤル法に依つて約100Åの厚みのｎ−
AlGaAs薄層２２を形成しており、この実施例構
造ではノンドープGaAs層２１中に形成される蓄
積層が結晶表面の状態に依つて受ける悪影響を防
止する事が出来る。
−GaAs基板１０上に数μの厚みのノンドープ
GaAs層２１を形成した後、該層２１上に分子線
エピタキシヤル法に依つて約100Åの厚みのｎ−
AlGaAs薄層２２を形成しており、この実施例構
造ではノンドープGaAs層２１中に形成される蓄
積層が結晶表面の状態に依つて受ける悪影響を防
止する事が出来る。
尚、高電子移動度を示す構造としてノンドープ
GaAsとｎ−AlGaAsとのヘテロ接合を使用した
場合に就いて説明したが、ノンドープGaAsは低
濃度GaAsであつても同様の効果が期待出来る。
GaAsとｎ−AlGaAsとのヘテロ接合を使用した
場合に就いて説明したが、ノンドープGaAsは低
濃度GaAsであつても同様の効果が期待出来る。
本発明は以上の説明から明らかな如く、電子の
移動度が非常に高い結晶構造を持つので、超高速
の動作が可能であり、従来のメモリでは追随出来
なかつた高周波数信号を記憶せしめる事が出来、
その結果PCM信号等を使用したオーデイオメモ
リ、ビデオメモリが実現可能となり、現存する磁
気テープやデイスクに代わる小型でしかもソリツ
ドステート化した音声映像記録方式を実現する事
が出来る。
移動度が非常に高い結晶構造を持つので、超高速
の動作が可能であり、従来のメモリでは追随出来
なかつた高周波数信号を記憶せしめる事が出来、
その結果PCM信号等を使用したオーデイオメモ
リ、ビデオメモリが実現可能となり、現存する磁
気テープやデイスクに代わる小型でしかもソリツ
ドステート化した音声映像記録方式を実現する事
が出来る。
第１図は本発明メモリに用いるヘテロ接合のエ
ネルギーバンド図、第２図ａ，ｂは同ヘテロ接合
を持つMOS型ダイオード構造とその特性図、第
３図は本発明メモリの原理的構造を示す断面図、
第４図、第５図、第６図は夫々本発明メモリの異
つた状態のエネルギーバンド図、第７図は本発明
メモリの具体的実施例の断面図、第８図は本発明
の他の実施例を示す断面図であつて、１０はｎ−
GaAs基板、１１はｎ−AlGaAs層、１２はノン
ドープGaAs薄層、１４はフローテイングゲー
ト、２０はP+−AlGaAs層、２１はノンドープ
GaAs層、２２はｎ−AlGaAs薄層、を夫々示し
ている。
ネルギーバンド図、第２図ａ，ｂは同ヘテロ接合
を持つMOS型ダイオード構造とその特性図、第
３図は本発明メモリの原理的構造を示す断面図、
第４図、第５図、第６図は夫々本発明メモリの異
つた状態のエネルギーバンド図、第７図は本発明
メモリの具体的実施例の断面図、第８図は本発明
の他の実施例を示す断面図であつて、１０はｎ−
GaAs基板、１１はｎ−AlGaAs層、１２はノン
ドープGaAs薄層、１４はフローテイングゲー
ト、２０はP+−AlGaAs層、２１はノンドープ
GaAs層、２２はｎ−AlGaAs薄層、を夫々示し
ている。
Claims (1)
- 【特許請求の範囲】 １ 電子の蓄積層を形成する化合物半導体のヘテ
ロ接合を有する化合物半導体基板にソース、ドレ
インを設け、これ等のソース、ドレイン間に位置
するチヤンネル領域に、絶縁膜、フローテイング
ゲート、絶縁膜、ゲート電極、を順次積層して成
る化合物半導体を用いた不揮発性メモリ。 ２ 上記ヘテロ接合はノンドープGaAsとｎ−
AlGaAsとに依つて形成されている事を特徴とし
た特許請求の範囲第１項記載の化合物半導体を用
いた不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048853A JPS57162470A (en) | 1981-03-31 | 1981-03-31 | Non-volatile memory using semiconductor compound |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048853A JPS57162470A (en) | 1981-03-31 | 1981-03-31 | Non-volatile memory using semiconductor compound |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162470A JPS57162470A (en) | 1982-10-06 |
| JPH0235471B2 true JPH0235471B2 (ja) | 1990-08-10 |
Family
ID=12814819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56048853A Granted JPS57162470A (en) | 1981-03-31 | 1981-03-31 | Non-volatile memory using semiconductor compound |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162470A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19626089C2 (de) * | 1996-06-28 | 2002-01-31 | Siemens Ag | Speicherzelle und Verfahren zu ihrer Herstellung |
-
1981
- 1981-03-31 JP JP56048853A patent/JPS57162470A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162470A (en) | 1982-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6191432B1 (en) | Semiconductor device and memory device | |
| US5923046A (en) | Quantum dot memory cell | |
| US4945393A (en) | Floating gate memory circuit and apparatus | |
| US6208000B1 (en) | Semiconductor element having charge accumulating layer under gate electrode and using single electron phenomenon | |
| US4758868A (en) | Ballistic hetero-junction transistor with transverse two dimensional electron gas layer | |
| JPH02218166A (ja) | 薄膜トランジスタ | |
| US5932889A (en) | Semiconductor device with floating quantum box | |
| JPH10135357A (ja) | 半導体不揮発性記憶装置 | |
| JP2716136B2 (ja) | 半導体装置 | |
| JPS639388B2 (ja) | ||
| JPH0235471B2 (ja) | ||
| JPS58100456A (ja) | 超高速トランジスタ | |
| JPH0927561A (ja) | 化合物半導体メモリ | |
| JPS61241968A (ja) | 半導体記憶装置 | |
| JPS6353705B2 (ja) | ||
| JP2970556B2 (ja) | 不揮発性トランジスタ | |
| JPS61121358A (ja) | 高速半導体装置 | |
| JP2817718B2 (ja) | トンネルトランジスタおよびその製造方法 | |
| JPH0354465B2 (ja) | ||
| JP2957615B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH1065024A (ja) | 不揮発性半導体記憶装置 | |
| JP2655594B2 (ja) | 集積型半導体装置 | |
| JPS6214105B2 (ja) | ||
| JP2576173B2 (ja) | 絶縁ゲート型半導体装置 | |
| JP2553673B2 (ja) | 電界効果トランジスタ |