JPS6336151B2 - - Google Patents
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- JPS6336151B2 JPS6336151B2 JP56062999A JP6299981A JPS6336151B2 JP S6336151 B2 JPS6336151 B2 JP S6336151B2 JP 56062999 A JP56062999 A JP 56062999A JP 6299981 A JP6299981 A JP 6299981A JP S6336151 B2 JPS6336151 B2 JP S6336151B2
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- mask
- active layer
- impurity
- forming
- metal film
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0614—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made after the completion of the source and drain regions, e.g. gate-last processes using dummy gates
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
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- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0616—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made before the completion of the source and drain regions, e.g. gate-first processes
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6738—Schottky barrier electrodes
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、シヨツトキゲート電界効果トランジ
スタの製造方法に関するものである。
スタの製造方法に関するものである。
シヨツトキゲート電界効果トランジスタ（以下
MESFETと略記する）は、特に超高周波におけ
るすぐれた増幅あるいは発振用素子として賞用さ
れている。また、超高速動作の集積回路の基本構
成素子としてもすぐれたものであることは周知で
ある。
MESFETと略記する）は、特に超高周波におけ
るすぐれた増幅あるいは発振用素子として賞用さ
れている。また、超高速動作の集積回路の基本構
成素子としてもすぐれたものであることは周知で
ある。
従来最も普通に用いられているMESFETの構
造は第１図に示したようなものである。ここで１
は高比抵抗または半絶縁性半導体結晶基板、２は
導電性半導体結晶層で通常、動作層と称されてい
るものである。３はシヨツトキゲート電極、４，
５はそれぞれオーシツク特性を有するソース、ド
レイン電極である。２の動作層のキヤリア濃度
Ndおよび厚さａは、MESFETのピンチオフ電圧
Vpと次の第１式のような関係がある。
造は第１図に示したようなものである。ここで１
は高比抵抗または半絶縁性半導体結晶基板、２は
導電性半導体結晶層で通常、動作層と称されてい
るものである。３はシヨツトキゲート電極、４，
５はそれぞれオーシツク特性を有するソース、ド
レイン電極である。２の動作層のキヤリア濃度
Ndおよび厚さａは、MESFETのピンチオフ電圧
Vpと次の第１式のような関係がある。
Vp＝Vb−qNd／2εa2 (1)
ただしVbはビルトイン電圧、εは半導体結晶
の誘電率、ｑは電荷素量 Vpは回路設計上の要求から与えられるが、こ
のVpの値を満足するよう(1)式を用いてNd、ａの
値が定められる。
の誘電率、ｑは電荷素量 Vpは回路設計上の要求から与えられるが、こ
のVpの値を満足するよう(1)式を用いてNd、ａの
値が定められる。
第１図のような従来の構造の欠点の一つは、ゲ
ート３とソース４あるいはゲート３とドレイン５
の間の抵抗値が高くなるためにgmが充分大きな
値が得られないこと、また雑音特性が劣化するこ
とである。特にピンチオフ電圧Vpの絶対値が小
さいとき、あるいはノーマリオフ（Vp＞０）に
おいては、(1)式から明らかなように、Ndあるい
はａは小さな値とせねばならないためにゲート・
ソース間の直列抵抗はより大きな値となる。また
動作層２がGaAs結晶を用いている場合には、ゲ
ート・ソース間およびゲート・ドレイン間の結晶
表面部６，７に高密度の表面準位が存在して、そ
れにより表面電位がほぼ固定され、半導体結晶内
の表面近くでは空乏層ができるため、ゲート・ソ
ース間直列抵抗はいつそう大きな値となり、特に
ノーマリオフ型ではきわめて重大な問題であつ
た。
ート３とソース４あるいはゲート３とドレイン５
の間の抵抗値が高くなるためにgmが充分大きな
値が得られないこと、また雑音特性が劣化するこ
とである。特にピンチオフ電圧Vpの絶対値が小
さいとき、あるいはノーマリオフ（Vp＞０）に
おいては、(1)式から明らかなように、Ndあるい
はａは小さな値とせねばならないためにゲート・
ソース間の直列抵抗はより大きな値となる。また
動作層２がGaAs結晶を用いている場合には、ゲ
ート・ソース間およびゲート・ドレイン間の結晶
表面部６，７に高密度の表面準位が存在して、そ
れにより表面電位がほぼ固定され、半導体結晶内
の表面近くでは空乏層ができるため、ゲート・ソ
ース間直列抵抗はいつそう大きな値となり、特に
ノーマリオフ型ではきわめて重大な問題であつ
た。
このような欠点を解決するための方法の一つと
して第２図のようにゲート・ソース間およびゲー
ト・ドレイン間の動作層９，１０をゲート電極直
下の動作層８の厚さよりも厚くすることが行われ
ている。しかし、この方法では８の動作層の厚
さ、キヤリア濃度を(1)式の条件を満すよう定める
必要があるが、このような段差構造において、エ
ツチング等で、８の部分の厚さを精密に再現性良
く制御することは現在の技術では困難である。
して第２図のようにゲート・ソース間およびゲー
ト・ドレイン間の動作層９，１０をゲート電極直
下の動作層８の厚さよりも厚くすることが行われ
ている。しかし、この方法では８の動作層の厚
さ、キヤリア濃度を(1)式の条件を満すよう定める
必要があるが、このような段差構造において、エ
ツチング等で、８の部分の厚さを精密に再現性良
く制御することは現在の技術では困難である。
また従来のMESFETの他の欠点は、ゲート長
が３のゲート電極金属の長さで定まるため、リソ
グラフイ技術あるいはエツチング技術の精度によ
る限界によつてゲート長が定まり、現在の技術で
は0.5μｍ以下の短いゲート長を有するFETの作成
が困難であつたことである。高周波特性あるい
は、ICの応答速度はゲート長が短いほど良好な
ものとなるのは周知であり、より短いゲート長を
作成する技術が強く求められている。
が３のゲート電極金属の長さで定まるため、リソ
グラフイ技術あるいはエツチング技術の精度によ
る限界によつてゲート長が定まり、現在の技術で
は0.5μｍ以下の短いゲート長を有するFETの作成
が困難であつたことである。高周波特性あるい
は、ICの応答速度はゲート長が短いほど良好な
ものとなるのは周知であり、より短いゲート長を
作成する技術が強く求められている。
本発明は上記の従来技術の欠点を解決すべくな
されたものであり、イオン注入法により短いゲー
ト部の動作層および深いゲート・ソース間、ゲー
ト・ドレイン間の動作層を作成するものである。
されたものであり、イオン注入法により短いゲー
ト部の動作層および深いゲート・ソース間、ゲー
ト・ドレイン間の動作層を作成するものである。
以下本発明を図に基づいて説明する。
第３図は本発明により作製されるMESFETの
構造を示す断面図である。図中１１はピンチオフ
電圧Vpを与えるべく第１式の条件式を満すよう
な短く、浅い動作層、１２，１３は直列抵抗を小
さくするために深く、およびまたは高濃度に形成
された動作層、１４，１５はオーミツクコンタク
トのための高濃度注入層である。
構造を示す断面図である。図中１１はピンチオフ
電圧Vpを与えるべく第１式の条件式を満すよう
な短く、浅い動作層、１２，１３は直列抵抗を小
さくするために深く、およびまたは高濃度に形成
された動作層、１４，１５はオーミツクコンタク
トのための高濃度注入層である。
このような構造を有する本発明による
MESFETは深い動作層１２，１３の存在のため
に、寄生抵抗が小さくそのためgmの大きい、高
周波特性にすぐれたものである。また、そのゲー
ト長は実動的に浅い動作層１１の長さで定まり、
この動作層１１は本発明によれば微小なものが容
易に作成できるため、よりすぐれた高周波特性を
与えるものである。
MESFETは深い動作層１２，１３の存在のため
に、寄生抵抗が小さくそのためgmの大きい、高
周波特性にすぐれたものである。また、そのゲー
ト長は実動的に浅い動作層１１の長さで定まり、
この動作層１１は本発明によれば微小なものが容
易に作成できるため、よりすぐれた高周波特性を
与えるものである。
第４−ａ図〜第４−ｅ図は本発明による
MESFETの製造工程を説明するための断面図で
ある。
MESFETの製造工程を説明するための断面図で
ある。
まず第４−ａ図に示したごとく、高比抵抗また
は半絶縁性半導体結晶基板１の表面に一導電型の
半導体結晶層１６を作成する。このとき１６の厚
さ、キヤリア濃度は第(1)式よりVpが所望の値と
なるよう定める。１６の作成法は気相エピタキシ
ヤル法、液相エピタキシヤル法、あるいは半絶縁
性基板１へ不純物をイオン注入する方法等のいず
れを用いても良い、例えばイオン注入方法とし
て、GaAs半絶縁性結晶基板へ 28Si+をイオン注
入して、ピンチオフ電圧０ボルト（ノーマリオ
フ）の動作層を得るには、 28Si+の注入量を5.5×
1011ドーズ／cm2、加速電圧120KeVで注入するの
がその一例である。（ただし活性化率100％）この
ときのキヤリア濃度分布の理論値を第５図中の実
線２３に示した。（横軸は半導体結晶層の表面か
らの距離即ち深さ（μｍ）、縦軸はキヤリア濃度
（cm-3）である。） 次に上記結晶層１６の表面に、第４−ｂ図に示
すようにストライプ状の注入マスク１７を形成す
る。マスク１７の材料としてはフオトレジスト、
電子線レジストが適当であるが、イオン注入の選
択マスクとして用い得る材料で、容易に形成、は
く離できるものであれば他のものであつても良
い。次に１７をマスク材として先に形成された結
晶層１６と同一の導伝型となる不純物をイオン注
入または熱拡散法で結晶基板中に導入し、深い動
作層１２，１３を形成する。熱拡散法で行うとき
は、マスク材１７は充分な耐熱性を有する材料を
用いるべきであることは勿論である。
は半絶縁性半導体結晶基板１の表面に一導電型の
半導体結晶層１６を作成する。このとき１６の厚
さ、キヤリア濃度は第(1)式よりVpが所望の値と
なるよう定める。１６の作成法は気相エピタキシ
ヤル法、液相エピタキシヤル法、あるいは半絶縁
性基板１へ不純物をイオン注入する方法等のいず
れを用いても良い、例えばイオン注入方法とし
て、GaAs半絶縁性結晶基板へ 28Si+をイオン注
入して、ピンチオフ電圧０ボルト（ノーマリオ
フ）の動作層を得るには、 28Si+の注入量を5.5×
1011ドーズ／cm2、加速電圧120KeVで注入するの
がその一例である。（ただし活性化率100％）この
ときのキヤリア濃度分布の理論値を第５図中の実
線２３に示した。（横軸は半導体結晶層の表面か
らの距離即ち深さ（μｍ）、縦軸はキヤリア濃度
（cm-3）である。） 次に上記結晶層１６の表面に、第４−ｂ図に示
すようにストライプ状の注入マスク１７を形成す
る。マスク１７の材料としてはフオトレジスト、
電子線レジストが適当であるが、イオン注入の選
択マスクとして用い得る材料で、容易に形成、は
く離できるものであれば他のものであつても良
い。次に１７をマスク材として先に形成された結
晶層１６と同一の導伝型となる不純物をイオン注
入または熱拡散法で結晶基板中に導入し、深い動
作層１２，１３を形成する。熱拡散法で行うとき
は、マスク材１７は充分な耐熱性を有する材料を
用いるべきであることは勿論である。
前記の深い動作層をイオン注入で行うときの条
件としては、浅い動作層１６よりも深く注入する
ために注入エネルギが浅い動作層１６の注入に用
いたエネルギよりも大きく、かつ注入量は最終ピ
ークキヤリア濃度が動作層１６のピークキヤリア
濃度に比べて極度に過大にならないような値に選
択するのが好ましい。これはゲートに印加される
電圧によつて絶縁破壊が生じないようにするため
である。このような注入条件の一例として、注入
エネルギを400KeV、注入量を1.07×1012ドー
ズ／cm2の値に選択した場合のキヤリア密度分布の
理論値を第５図の破線２４で例示する。１７によ
つてマスクされない部分１２，１３の濃度は１回
目の浅いイオン注入による濃度に２回目の深いイ
オン注入による濃度を加算した値となり、その分
布は第５図の一点破線２５で例示される。
件としては、浅い動作層１６よりも深く注入する
ために注入エネルギが浅い動作層１６の注入に用
いたエネルギよりも大きく、かつ注入量は最終ピ
ークキヤリア濃度が動作層１６のピークキヤリア
濃度に比べて極度に過大にならないような値に選
択するのが好ましい。これはゲートに印加される
電圧によつて絶縁破壊が生じないようにするため
である。このような注入条件の一例として、注入
エネルギを400KeV、注入量を1.07×1012ドー
ズ／cm2の値に選択した場合のキヤリア密度分布の
理論値を第５図の破線２４で例示する。１７によ
つてマスクされない部分１２，１３の濃度は１回
目の浅いイオン注入による濃度に２回目の深いイ
オン注入による濃度を加算した値となり、その分
布は第５図の一点破線２５で例示される。
第５図より明らかなように、ピンチオフ電圧を
与える主要な動作層１１内のキヤリア総数に比べ
て、深い動作層１２，１３のキヤリア総数は約３
倍大きく、従つて動作層１２，１３が、１１と全
く同一に形成された従来法の第１図における場合
と比較すると本方法では少なくともゲート・ソー
ス間抵抗は1/3以下に低減できる。
与える主要な動作層１１内のキヤリア総数に比べ
て、深い動作層１２，１３のキヤリア総数は約３
倍大きく、従つて動作層１２，１３が、１１と全
く同一に形成された従来法の第１図における場合
と比較すると本方法では少なくともゲート・ソー
ス間抵抗は1/3以下に低減できる。
なお２回目の注入条件としてより大きなドーズ
量を選定すれば、よりゲート・ソース間抵抗を減
少することが可能であるが、このとき不純物濃度
が過大となつてゲート逆耐圧が所望値より小さく
ならない範囲でドーズ量を選定すべきである。
量を選定すれば、よりゲート・ソース間抵抗を減
少することが可能であるが、このとき不純物濃度
が過大となつてゲート逆耐圧が所望値より小さく
ならない範囲でドーズ量を選定すべきである。
次に基板全面に対してAlなどの金属膜１８，
１９，２０を図４−ｃのごとく蒸着する。
１９，２０を図４−ｃのごとく蒸着する。
この後マスク材１７を適当な溶剤、例えばフオ
トレジストの場合には有機溶剤で除去すると、マ
スク材１７の上部の蒸着膜１９は同時に除去され
て、（リフトオフ）、第４−ｄ図に示したようにマ
スク材１７の反転像となる蒸着膜パターン１８，
２０が得られる。しかる後に１８，２０をマスク
材として窓部の一部２１の部分が、深い動作層１
２，１３とほぼ同一の不純物濃度分布を示すよう
に図示のごとくななめよりイオン注入を行う。こ
こで重要なことは、浅い部分が残るように必らず
ななめから注入を行うことである。この残された
浅い動作層が後にピンチオフを与える主要な動作
層として用いられる。この浅い主要動作層１３の
長さは、注入角度およびマスク材２０の厚さを適
当に選定することにより、容易に精密に制御でき
ることは明らかであろう。例えばマスク材の厚さ
を5000Åとし、注入角度を垂直より30゜とすると、
主要動作層１１の長さはほぼ2900Åとなる。（実
際には注入原子は横方向にも散乱されるため動作
層１１の長さは上記値よりもさらに短くなる。）
従来のリソグラフイ技術を用いて0.5μｍのゲート
長を有するMESFETを再現性良く作成すること
は困難であり、そのため短ゲート長MESFETの
高集積度ICを作成することはいつそう困難な状
況にあつたが、本方法では、本質的に再現性にす
ぐれ、高歩留で短い動作層（実効ゲート長）を作
成できることは明らかである。なおマスク材１
８，２０は単にイオン注入のためのマスク材であ
るから、注入イオンを阻止し、容易に形成・除去
できる材料であればAlに必らず他の材料であつ
ても良い。
トレジストの場合には有機溶剤で除去すると、マ
スク材１７の上部の蒸着膜１９は同時に除去され
て、（リフトオフ）、第４−ｄ図に示したようにマ
スク材１７の反転像となる蒸着膜パターン１８，
２０が得られる。しかる後に１８，２０をマスク
材として窓部の一部２１の部分が、深い動作層１
２，１３とほぼ同一の不純物濃度分布を示すよう
に図示のごとくななめよりイオン注入を行う。こ
こで重要なことは、浅い部分が残るように必らず
ななめから注入を行うことである。この残された
浅い動作層が後にピンチオフを与える主要な動作
層として用いられる。この浅い主要動作層１３の
長さは、注入角度およびマスク材２０の厚さを適
当に選定することにより、容易に精密に制御でき
ることは明らかであろう。例えばマスク材の厚さ
を5000Åとし、注入角度を垂直より30゜とすると、
主要動作層１１の長さはほぼ2900Åとなる。（実
際には注入原子は横方向にも散乱されるため動作
層１１の長さは上記値よりもさらに短くなる。）
従来のリソグラフイ技術を用いて0.5μｍのゲート
長を有するMESFETを再現性良く作成すること
は困難であり、そのため短ゲート長MESFETの
高集積度ICを作成することはいつそう困難な状
況にあつたが、本方法では、本質的に再現性にす
ぐれ、高歩留で短い動作層（実効ゲート長）を作
成できることは明らかである。なおマスク材１
８，２０は単にイオン注入のためのマスク材であ
るから、注入イオンを阻止し、容易に形成・除去
できる材料であればAlに必らず他の材料であつ
ても良い。
次にマスク材１８，２０を除去した後、望まし
くは第４−ｅ図に示すごとく、２２をマスクとし
てオーミツクコンタクト部となるべき部分にイオ
ン注入または熱拡散法で選択的に高不純物層１
４，１５を形成し、その後マスク材２２を除去
し、注入層の活性化のためのアニールを行う。ア
ニールを行うに際しては結晶材料がGaAs、InP
等の化合物半導体である場合は、結晶表面を保護
するために、Si3N4膜等のコート、または／およ
びAs圧、あるいはＰ圧制御のもとでアニールを
行う等の留意が必要である。
くは第４−ｅ図に示すごとく、２２をマスクとし
てオーミツクコンタクト部となるべき部分にイオ
ン注入または熱拡散法で選択的に高不純物層１
４，１５を形成し、その後マスク材２２を除去
し、注入層の活性化のためのアニールを行う。ア
ニールを行うに際しては結晶材料がGaAs、InP
等の化合物半導体である場合は、結晶表面を保護
するために、Si3N4膜等のコート、または／およ
びAs圧、あるいはＰ圧制御のもとでアニールを
行う等の留意が必要である。
アニール後、通常の良く知られた方法によりゲ
ート電極３、ソース電極４、ドレイン電極５を形
成して、第３図に示す如きMESFETを得ること
が出来る。
ート電極３、ソース電極４、ドレイン電極５を形
成して、第３図に示す如きMESFETを得ること
が出来る。
以上説明したごとく、本発明によれば、ゲート
長が短く、かつゲートソース間直列抵抗が小さい
MESFETを容易に再現性良く作成できるもので
あり、本発明は工業的価値の高いものである。
長が短く、かつゲートソース間直列抵抗が小さい
MESFETを容易に再現性良く作成できるもので
あり、本発明は工業的価値の高いものである。
第１図、第２図は従来法による電界効果トラン
ジスタの構造を示す断面図、第３図は本発明によ
り作製される電界効果トランジスタの構造を示す
断面図、第４ａ〜ｅ図は本発明の製造工程を説明
するための断面図、第５図は本発明によつて動作
層を作成したときのキヤリア濃度分布の一例を示
す図である。 図中、１は半絶縁性半導体結晶、２，８，９，
１０，１１，１２，１３，１６，２１は動作層、
３はシヨツトキゲート金属、４はソース電極、５
はドレイン電極、６はゲート・ソース間結晶表
面、７はゲート・ドレイン間結晶表面、１４，１
５は高不純物濃度層、１７，２２はマスク、１
８，１９，２０は金属蒸着膜、２３は浅い動作層
のキヤリア濃度分布の一例、２４は２回目のイオ
ン注入によるキヤリア濃度分布の一例、２５は深
い動作層のキヤリア濃度分布の一例、である。
ジスタの構造を示す断面図、第３図は本発明によ
り作製される電界効果トランジスタの構造を示す
断面図、第４ａ〜ｅ図は本発明の製造工程を説明
するための断面図、第５図は本発明によつて動作
層を作成したときのキヤリア濃度分布の一例を示
す図である。 図中、１は半絶縁性半導体結晶、２，８，９，
１０，１１，１２，１３，１６，２１は動作層、
３はシヨツトキゲート金属、４はソース電極、５
はドレイン電極、６はゲート・ソース間結晶表
面、７はゲート・ドレイン間結晶表面、１４，１
５は高不純物濃度層、１７，２２はマスク、１
８，１９，２０は金属蒸着膜、２３は浅い動作層
のキヤリア濃度分布の一例、２４は２回目のイオ
ン注入によるキヤリア濃度分布の一例、２５は深
い動作層のキヤリア濃度分布の一例、である。
Claims (1)
- １ 半絶縁性半導体基板の一主面に一導電型半導
体結晶動作層を、ピンチオフ電圧が所望の値とな
るような厚さ、キヤリア濃度を選択して、形成す
る工程と、ストライプ状のレジストパターンを前
記半導体結晶動作層上に形成する工程と、該レジ
ストパターンをマスクとして前記動作層と同一導
電型を与える不純物を選択的にイオン注入または
熱拡散法により導入する工程と、前記レジストパ
ターンに対して正しく反転したパターンを有する
蒸着金属膜のマスクをリフトオフ法により形成す
る工程と、該反転マスクパターンをマスクとして
前記動作層と同一の導電型を与える不純物を斜め
よりイオン注入し、蒸着金属膜のマスクの窓部の
一部に不純物を導入する工程と、該金属膜を除去
する工程と、イオン注入不純物の活性化のための
アニールを行う工程と、少なくとも前記蒸着金属
膜のマスクの窓部の、不純物が導入されなかつた
領域を覆つてシヨツトキゲート電極を形成する工
程と、ソース電極およびドレイン電極とを形成す
る工程とを備えることを特徴とするシヨツトキゲ
ート電界効果トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062999A JPS57177571A (en) | 1981-04-24 | 1981-04-24 | Field effect transistor and manufacture thereof |
| US06/342,912 US4694563A (en) | 1981-01-29 | 1982-01-26 | Process for making Schottky-barrier gate FET |
| DE8282300499T DE3273695D1 (en) | 1981-01-29 | 1982-01-29 | A schottky-barrier gate field effect transistor and a process for the production of the same |
| EP82300499A EP0057605B1 (en) | 1981-01-29 | 1982-01-29 | A schottky-barrier gate field effect transistor and a process for the production of the same |
| CA000395215A CA1187206A (en) | 1981-01-29 | 1982-01-29 | Schottky-barrier gate field effect transistor and a process for the production of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062999A JPS57177571A (en) | 1981-04-24 | 1981-04-24 | Field effect transistor and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57177571A JPS57177571A (en) | 1982-11-01 |
| JPS6336151B2 true JPS6336151B2 (ja) | 1988-07-19 |
Family
ID=13216579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56062999A Granted JPS57177571A (en) | 1981-01-29 | 1981-04-24 | Field effect transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57177571A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241271A (ja) * | 1984-05-16 | 1985-11-30 | Nec Corp | 電界効果トランジスタの製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS535581A (en) * | 1976-07-06 | 1978-01-19 | Toshiba Corp | Schottky gate type field effect transistor |
-
1981
- 1981-04-24 JP JP56062999A patent/JPS57177571A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57177571A (en) | 1982-11-01 |
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