JPH0241520A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、データ転送装置に関する。

（従来の技術） フロッピーディスク例えば倍密度型フロッピーディスク
を使用してデータ演算処理するマイコン・システムにお
いて、上記フロッピーディスクに記憶されている情報を
読み出したり、上記フロッピーディスクに情報を書き込
んだりする際、ＤＭＡＣ（Ｄｉｒｅｃｔ　Ｍｅ＋＊ｏｒ
ｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ）を用いてデ
ータを転送する方法が一般に行われている。

例えば、第７図に示すように、コンピュータの主要部分
をなす中央処理装置ＣＰＵ　（Ｃｅｎｔｒａｌ　Ｐｒｏ
ｃ−ｓｓｉｎｇ　Ｕｎｉｔ）■と、情報を記憶する記憶
装置！ＭＥＭＯＲＹ■と、フロッピーディスク（図示せ
ず）の駆動袋［ＦＤＤ　（Ｆｌｏｐｐｙ　Ｄｉｓｋ　Ｄ
ｒｉｖｅｒ）■を制御するフロッピーディスクコントロ
ーラＦＤＣ（Ｆｌｏｐｐｙ　Ｄｌｓｋ　Ｃｏｎ−ｔｒｏ
ｌｌａｒ）に）と、上記ｃｐｕ■を介さずに直接記憶装
置間でデータ転送を実行するための制御袋［ＤＭＡＣ■
とを、上記各装置間データを転送するための共通信号路
バス（Ｂｕｓ母線）０で電気的に接続してＤＭＡ方式が
構成される。

このＤＭＡ方式によるデータのリード（Ｒｅａｄ読み出
し）ライト（Ｗｒｉｔｅ書き込み）の処理手順を第８図
を参照して説明する。

先ず、ＣＰＵ■により、ＤＭＡＣ■に対してＤＭＡ開始
番地とデータのバイト数等のパラメータをセットする０
次に、上記ｃｐｕ（１）により、ＦＤＣ（イ）に対して
コマンドフェーズ（Ｃｏｍｍａｎｄ　Ｐｈａｓｅ）を起
動し、ＦＤＣ［に命令と必要なパラメータを与える。凡
てのパラメータを与え終るとＦＤＣに）は自動的に、上
記命令を実行するエクセキューシゴンフェーズ（Ｅｘｅ
ｃｕｔｉｏｎＰｈａｓｅ）に入る。

一方、ＤＭＡＣ■は、ＦＤＣに）からデータリクエスト
（Ｄａｔａ　Ｒｅｑｕｅｓｔデータ要求）を受けると、
ｃｐｕ■に代ってバスマスタ（Ｂｕｓ　Ｍａｓｔｅｒ）
となりバス０を支配し、ＭＥＭＯＲＹ■とＦＤＣに）間
でデータ転送を行うように制御する。このデータ転送が
セットしたバイト数に達すると、ＤＭＡＣ■からＦＤＣ
（へ）に対して停止信号であるＴＣ（ターミナルカウン
トＴｅｒｍｉｎａｌＣｏｕｎｔ）信号が与えられ、ＦＤ
Ｃに）のエクセキューションフェーズは終了する。

次に、ＦＤＩ）が割り込み信号であるＩＮＴ（Ｉｎｔｅ
ｒｒ−ｕｐｔ）信号をＣＰＵ中に与えると同時に上記Ｆ
ＣＣに）は実行した結果を調べるリザルトフェーズ（Ｒ
ｅｓｕｌｔＰｈａｓｅ）になる。

ｃｐｕ■はＦＤＣに）からリザルトステータス（Ｒａｓ
ｕｌｔＳｔａｔｕｓ動作状態の結果）を読み出し、ＦＤ
Ｃに）に対する１つの命令を終了する。

なお、このＤＭＡＣ方式によるリード、ライトの処理で
は、エクセキューションフェーズはＤＭＡ（Ｊ９に■は
コマンドフェーズを終了した後は、　ＦＤＣ（へ）から
ＩＮＴ信号を与えられるまでの間に他の仕事を処理する
ことができる。

（発明が解決しようとする課題） しかしながら、上記構成の従来技術には次のような問題
がある。　ＤＭＡＣを使用した場合、バスを支配するＣ
ＰＵ、　ＤＭＡＣ等の装置によってはバス信号（例えば
アドレス、データ、コントロール）のタイミングが異な
るので、ハードウェアの設計が回連になりやすい。

さらに、　ＤＭＡＣは部品点数が多く大規模となり、高
価で応用装置の実用化において支障となっていた。

本発明は、上述の従来事情に対処してなされたもので、
簡単な構成で、設計の自由度が大きいデータ転送装置を
提供しようとするものである。

〔発明の構成〕

（課題を解決するための手段） すなわち本発明は、中央処理手段と、この中央処理手段
の制御により情報を記憶する記憶手段と。

フロッピーディスクメモリの書込み読出しを上記中央処
理手段の指令により制御するフロッピーディスク制御手
段と、このフロッピーディスク制御手段およびバスライ
ン間に接続されたゲート回路とを具備してなることを特
徴とする。

（作用） 本発明データ転送装置では、中央処理手段と、この中央
処理手段の制御により事情を記憶する記憶手段と、フロ
ッピーディスクメモリの書込み読出しを上記中央処理手
段の指令により制御するフロッピーディスク制御手段と
、このフロッピーディスク制御手段およびバスライン間
に接続されたゲート回路とを具鍔しているので、構成が
簡単で八−ドウエアの設計が容易になる。

（実施例） 以下１本発明データ転送装置を半導体ウェハのプローブ
装置におけるデータ転送に適用した一実施例を図面を参
照して説明する。

一般に、半導体ウェハ（図示せず、以下同じ）に形成さ
れた半導体素子の電気的特性を測定検査するプローブ装
置は、上記半導体ウェハを収納したウェハカセット（図
示せず、以下同じ）から半導体ウェハを取り出すローデ
ィング機構、取り出した半導体ウェハをプローブ装置の
所定位置に位置合せするアライメント機構、半導体ウェ
ハに形成された半導体素子の電気的特性を測定検査する
テスト機構、テストの結果不良と判定された半導体素子
に印字するマーキング機構、測定検査が終了した半導体
ウェハをウェハカセットに収納するアンローディング機
構等を備えている。

上記各機構は中央処理手段例えばコンピュータの本体で
主要部である中央処理装置ＣＰＵ等にて所定の手順通り
制御され動作するが、プローブ装置を動作させるために
は動作するのに必要なプログラム、パラメータ等のデー
タを予め上記中央処理装置ｃｐｕ等にデータ転送して半
導体メモリに記憶させておく必要がある。

第１図に示すように、プローブ装置本体（１０）には、
中央処理手段例えば中央処理装置ＣＰＵ（１１）と。

情報データを記憶する記憶手段である半導体記憶装置Ｍ
ＥＭＯＲＹ（１２）が設けられており、このＭＥＭＯＲ
Ｙ（１２）には多種プローブ装置の共通する検査プログ
ラムが記憶されるデータを転送するための共通信号路バ
ス（Ｂｕｓ母線）（１３）ラインを介して電気的に接続
されている。

さらに、上記バス（１３）には、記録媒体の一種である
フロッピーディスク（図示せず）の駆動装置ＦＤＤ（１
４）を制御するフロッピーディスク制御手段であるフロ
ッピーディスクコントローラＦＤＣ（１５）に接続され
、上記フロッピーディスクには被検査体である半導体ウ
ェハに対応した特殊プログラムが記憶され、この記憶内
容と上記Ｍｌｌ！ＭＯＲＹ　（１２）プログラムにより
ｃｐｕ（１１）を制御し、当該被検査ウェハの検査を行
う、さらに、ＣＰＵ（１１）から上記ＦＤＣ（１５）へ
の制御信号を所定の信号に変換する信号変換手段例えば
ＤＨＡＣ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅ！ｓ
ｓ　Ｃｏｎｔ−ｒｏｌｌｅｒ）と同等の信号をＦＤＣ（
１５）に対して提供する疑似ＤＭＡＣ（１６）が接続さ
れている。

なお、この疑似ＤＭＡＣ（１６）の疑似ＤＭＡとは、従
来（７）ＤＭＡＣは使用せず、　ＣＰｕ（１１）カらＦ
ＤＣ（１５）　ヘ（Ｆ）制御信号をハードウェア的に実
行することにより、半導体Ｍｌｌ！ＭＯＲＹ（１２）と
ＦＤＤ（１４）との間のデータ転送をＣＰＵ（１１）を
介して実行すると共に、上記ＦＤＣ（１５）にとっては
、恰も従来のＤＭＡＣがバス（１３）を支配しているか
の如く見えるということを意味するものである。上記疑
似ＤＭＡＣ（１６）はＴＴＬによるゲート回路を例えば
１００ゲート形成し、ＦＤＤ（１４）の書込み読出しは
ソフトウェアで実行することにより部品点数の削減を可
能にしたものである。

そして、　ＣＰＵ（１１）からバス（１３）を通して伝
送された制御信号により、　ＦＤＤ（１４）の書込み読
出し可能の可否状態を確認して疑似ＤＭＡＣ（１６）に
データの受は入れ可°否状態を設定し、可の場合疑似Ｄ
ＭＡＣ（１６）のゲートを開きＦＤＣ（１５）を介して
、例えばＭＥＭＯＲＹ（１２）と上記ＦＤＣ（１５）間
で情報データを続出し書込みすることによりデータ転送
を可能に構成されている。

次に、上記疑似ＤＭＡ方式によるデータのリード（Ｒｅ
ａｄ読み出し）ライト（Ｗｒｉｔｅ書き込み）の処理手
順例を第２図を参照して説明する。

先ず、プローブ装［２（１０）の電源を投入後、所定の
必要な初期化処理（イニシアライズ）を行い、プログラ
ム、パラメータ等のデータを記録した所定のフロッピー
ディスク（図示せず、以下同じ）をＦＤＤ（１４）にセ
ットする。

なお、コマンドフェーズとリザルトフエーズにおいては
、疑似ＤＭＡＣ（１６）は電気的に動作を停止している
。すなわち、バス信号は変換されずにＣＰＵ（１１）か
らＦＤＣ（１５）に伝わり、ＣＰＵ（１１）から動作を
許可されるまでは疑似ＤＭＡＣ（１６）は停止状態にあ
る。

そして、処理は上記プログラムにより自動的に所定の手
順に従って進行し、ＣＰＵ（１１）により、ＦＤＣ（１
５）に制御信号を伝送してＦＤＣ（１５）に対してコマ
ンドフェーズを起動し、命令と必要なパラメータを与え
る。

凡てのパラメータを与えた後、ＣＰＵ（１１）は疑似Ｄ
ＭＡＣ：（１６）の動作を許可した後、直ちにＦＤＣ；
（１５）内のデータレジスタに対してアクセスを行い、
ＦＤＣ（１５）はＣＰＵ（１１）からの命令を実行する
エクセキューションフェーズに入る。

そして、ＦＤＣ（１５）から疑似ＤＭＡＣ（１６）に対
してデータリクエストＤＲＱ（Ｄａｔａ　Ｒｅｑｕｅｓ
ｔデータ要求）が伝送されると、ｃｐｕ（１１）により
ＭＥＭＯＲＹ（１２）とＦＣＣ（１５）間でデータ転送
を行う、すなわち、ＦＤＤ（１４）にセットされている
フロッピーディスクに記録されているプログラム、パラ
メータ等のデータを読み出してこのデータをＭＥＭＯＲ
Ｙ（１２）の記録媒体に書き込む、なお、この時、疑似
ＤＭＡＣ（１６）に上記ＤＲＱが伝送されるまでの期間
、ＣＰＵ（１１）に対してＷＡＩＴ（待ち）がかけられ
る、また、疑似ＤＭＡＣ（１６）はｃｐｕ（１１）から
ＦＤＣ（１５）への制御信号を変換する。

上記データ転送がセットした必要バイト数に達すると、
　ｃｐｕ（１１）からＦＤＣ（１５）に停止信号である
ＴＣ（Ｔｅｒｍｉｎａｌ　Ｃｏｕｎｔ）信号が与えられ
、上記ＦＤＣ（１５）のエクセキューションフェーズを
終了する。上記ＴＣ信号は、疑似ＤＭＡＣ（１６）にも
接続されており、これにより疑似ＤＭＡＣ（１６）は動
作を停止する。

次に、ＦＤＣ（１５）が割り込み信号であるＩＮＴ（Ｉ
ｎｔａ−ｒｒｕｐｔ）信号をＣＰＵ（１１）に与えると
同時に、上記ＦＤＣ（１５）は実行した結果の状態を調
べるリザルトフェーズ（Ｒｅｓｕｌｔ　Ｐｈａｓｅ）に
なる、　ＣＰＵ（１１）は、ＦＤＣ（１５）から動作状
態の結果リザルトステータス（ＲｅｓｕｌｔＳｔａｔｕ
ｓ）を読み出し、ＦＤＣ（１５）に対する１つの命令を
終了する。

したがって、この疑似ＤＭＡ方式によるデータ転送方法
では、ＣＰＩＪ（１１）はＦＤＣ（Ｉ５）に対するコマ
ンドフェーズ起動に加えてエクセキューションフェーズ
が終了するまで、データ転送の面倒を見ることになる。

また、上記エクセキューションフエーズでのデータ転送
中はｃｐｕ（１１）は高速処理を要求されるので、ＦＤ
Ｃ（１５）以外の割り込みに対してはマスクをかけて一
時保留にしておく必要があり、またバス（１３）をＣＰ
Ｕ（１１）の支配から開放するホールド（ＩＯＬＤ）の
要求もハード的にマスクしておく必要がある。

しかし、マスクできない割り込みＮＭＩ（Ｎｏｎ　Ｍａ
ｓｋａ−ｄｌｅ　Ｔｎｔｅｒｒｕｐｔ）例えば停電に起
因する電源装置からの割り込みは受は付ける。

ここで、上記ＦＤＣ（１５）の動作について説明する。

ＦＤＣ（１５）の動作は、ｃｐｕ（１１）側から見て一
般に次の３つのフェーズに分かれている。

１）　　ｃｐｕ（ｔｌ）からの命令とパラメータを受は
入れるコマンドフェーズ。

２）上記コマンドフェーズで受けた命令を実行する、例
えば読み出し、書き込みを行うエクセキューシ１ンフエ
ーズ。

３）命令実行後のＦＤＤ（１４）、ＦＤＣ（１５）の状
態や、実行の成功、失敗等の状態をｃｐｕ（ｔｇへ返す
リザルトフェーズ。

上記中、コマンドフェーズ、リザルトフェーズにおける
ＣＰＩＪ（１１）　トＦＤＣ（１５）　ｒｆｆｌ　（７
）データ転送中は。

通常行われている通りのリード・ライトサイクルである
。

しかし、上記エクセキューションフェーズにおけるデー
タ転送方法としてＦＤＣ（１５）には、例えば次の２つ
のモードがある。

Ａ）　　ＮＯＮ　ＤＭＡ　（ノンＤＭＡ　）モードＢ）
　　ＤＭＡモード 上記Ａ）　ＮＯＮ　ＤＭＡモードについて第３図を参照
して説明する。　ＦＩＩＣ（１５）は、データ転送要求
信号として１バイト毎にＩＮＴ信号を発生する。バスマ
スタ、通常ｃｐｕ（１１）は、このＩＮＴ信号を受けて
、西（Ｃｈｉｐ　５ｅｌｅｃｔ）とＲＤ（Ｒｅａｄ）又
はＶＲ（Ｉｌｒｉｔｅ）の信号ラインによりデータ転送
を行う。このモードでは。

上記ＩＮＴ信号がアクティブになる以外は通常のメモリ
のリード（Ｒｅａｄ）ライト（Ｗｒｉｔｅ）と同様のタ
イミングである。

しかしながら、このＮＯＮ　ＤＮＡモードでは、バスマ
スタへのデータ転送要求はＩＮＴ信号によるのであるが
、このＩＮＴ信号は上記データ転送要求時だけではなく
、コマンド（Ｃｏａ＋鵬ａｎｄ）実行時にＦＤＤ　（図
示せず）がノットレディ（Ｎｏｔ　Ｒｅａｄｙ）状態で
あった時や、ディスケット（Ｄｉｓｋｅｔｔｅ商品名）
のフォーマットエラー（Ｆｏｒｍａｔ　Ｅｒｒｏｒ）が
発生した時などにも出力される。従って、ＦＤＣ（１５
）をＮＯＮ　ＤＭＡモードに設定した場合は、ＩＮＴ信
号が出力された後に、ＦＣＣ（１５）の動作状態を表わ
すステータスレジスタ（Ｓｔａｔｕｓ　Ｒｅ５ｉｓｔｏ
ｒ）の内容例えば、データノ読み出し可能、ＦＤＣがＢ
ＵＳＹなどを読み取って、ＩＮ？信号がデータ要求信号
であるのか、エラー発生であるのかを判別しなければな
らないどう不都合がある。

一方、　Ｂ）ＤＭＡモードは第４図に示すように、ＦＤ
Ｃ（１５）はデータ転送要求信号として１バイト毎にＤ
ＲＱ（Ｄａｔａ　Ｒｅｑｕｅｓｔ）信号を発生する。バ
スマスタ、すなわち、本発明の構成ではなく、通常シス
テムの場合通常ＤＭＡコントローラ（１７）は、上記Ｄ
ＲＱ信号を受けてＤＡ（：Ｋ（Ｄａｔａ　Ａｃｋｎｏｗ
ｌｅｄｇｅ）と罰又はｎラインによりデータ転送を行う
。

そして、上記ＤＲＱ信号が出力されるのはデータ転送要
求のときだけであり、エラー発生はＩＮＴ信号（図示せ
ず）によりＣＰＵ（１１）に知らされるので、ｏＲＱＩ
号発生後発生後直ＤＣ（１５）のデータレジスタをリー
ド・ライトすることができる。

また、　ＦＤＣ（１５）の要求するタイミングとして、
例えば８インチ倍密度、５インチ高密度、又は３．５イ
ンチ高密度フロッピーディスクの場合、エクセキューシ
ョンフェーズにおいては、ＮＯＮ　ＤＭＡモードの場合
ＩＮＴ又はＤＭＡモードの場合ＤＲＱ信号が発生してか
ら１２μｓ以内にＲＤ又はＩＩＲを完了しなければなら
ないように規定されている。−船釣なマイコンシステム
においては、外部割り込みを受は付けてから割り込み処
理に入るまでｃｐｃ　（図示せず）の内部処理に時間が
かかるため、　ＦＤＣ（１５）のデータ転送の時間内に
は間に合わないとしてＤＭＡコントローラを使うことが
多い。

以上の考察により１本発明のように、ＦＤＣと記憶手段
間のデータ転送をＤＭＡＣを用いずにＣＰＵにより行お
うとする場合はＦＤＣ（１５）はＤＭＡモードに設定す
る方が、データ転送要求に対するＣＰＩＪ（１１）の応
答時間を最短にできるのでペターであると言える。

そこで、ＤＲＱ信号の具体的な検出方法について説明す
る。先ず、ソフトウェアによる、識別記号であるフラグ
（Ｆｌａｇ）待ちによる方法があるが、この方法では１
回のループ実行に例えば（インテル社ＣＰＵ　８０８６
の場合）４０クロツクサイクル（使用例として、上記プ
ローブ装置（１０）では１クロツクサイクルは約０．１
６６６１１ｓ）程度を要し、しかもＪＵＭＰ（飛越し）
命令を使うため、例えば命令キュー（Ｑｕｅｕｅ待行列
：インテル社ＣＰ０８０８６にあるレジスタの一種）が
有効には働かないので、　ＩＮＴ又はＤＲＱ信号が発生
してから１２ｔＩｓ以内にＲＤ又はＩｉＲが完了するか
どうかは微妙である。

次に、　ＤＲＱをｃｐｕ（ｔｔ）の例えばＴＥＳＴ端子
（インテル社ＣＰＯ３０８６に有る待ち合せ用ＣＰｕの
入力端子）に接続し、例えば１ｊＡＩ丁（インテル社Ｃ
ＰＵ８０８６にある命令：待ち）命令によって待ち合せ
する方法がある。

この場合１倍密度でも時間的に十分間に合うことが実験
により明らかにされており、例えば上記プローブ装！（
１０）では約２１クロツクサイクル程度の余裕があるこ
とも確認されている。

しかし、上記νＡＩＴ命令では、５クロツクサイク下ジ
Ｔ ルおきにしかＷｊ＠言号がサンプルされないので、まだ
高速化の余地が残されている。

そこで１例えば、エクセキューションフェーズにおいで
ＣＰＵ（１１）からＦＤＣ（１５）にアクセスがあった
とき、ＤＲＱが発生するまではＣＰＵ（１１）に対して
ｗＡＩＴ信号を発生するように設計されておれば、第５
図に示すように、ＤＲＱと　データ転送の待ち合せはハ
ードウェア的に行われるので、ソフトウェアではＤＲＱ
との同期は考慮する必要はなく、ＤＲＱに対するｃｐｕ
（ｔｉ）の応答時間を最小にできる。

上記のようにして、必要なプログラムをＭＥＭＯＲＹ（
１２）にプログラム・ローディングした後、プローブ装
置（ｌＯ）の各機構を初期化してプローブ装置としての
動作が可能となり、半導体ウェハの電気的特性を所定の
手順にて測定検査する。なお、上記プローブ装置（１０
）では、例えば最大ｔｏｏｏ種類程度の半導体ウェハ品
種に対する各種設定パラメータ（ウェハサイズ、チップ
サイズ、オリフラ方向等）を入力しておき、必要に応じ
てその中から一つを選択して使用することなども可能で
あり、その際上記パラメータをＦＤＤ（１４）にセット
したフロッピーディスクに記録することも上記同様の手
順にて可能である。

次に、上記に基づくデータ転送方法による具体的な電気
回路の一例を第６図を参照して説明する。

先ず、ＦＤＣ（６１）は１例えばＩＣで構成されており
入出力の端子として、データバスＤｏ−０７、停止信号
ＴＣ１初期状態に復帰させるＲＥＳＥＴ、　　割り込み
信号ＩＮＴ、動作可能状態にするチップセレクトＣ８、
データ要求のＤＲＱ、データ応答のＤＡＣＫ、読み出し
ＲＤ、書き込みＷＲ等が設けられており、所定のタイミ
ング、信号状態により動作する。

次に、　ＣＰＵ　（図示せず）から上記ＦＤＣ（６１）
への制御信号をハードウェア的に所定の信号に変換する
破線内に示すような信号変換手段（６２）が設けられて
おり、バス（図示せず）と上記ＦＤＣ（６１）との中間
に配置電気的に接続されている＼。そして、ＣＰＵ（図
示せず）からの信号をハード的に加工し、ＦＤＣ（６１
）からバス（図示せず）側を見た場合、恰も従来のＤＭ
ＡＣがバス（図示せず）を支配しているかの如く見える
ように構成されている。

上記信号変換手段（６２）は１例えばフリップフロップ
回路、シフトレジスター回路、ゲート回路等の理論＠路
を含む電気回路から構成され、主たるものとして上記回
路の動作を停止又は許可に切りかえるためのフリップフ
ロップＡ　（６３）、リード・ライトのタイミングを規
制するフリップフロップＢ　（６４）、ＣＰＵ　（図示
せず）　ニＷＡＩＴ指示を出すフリップフロップＣ（６
５）、リード・ライトの実行タイミングを規制するシフ
トレジスタＤ　（６６）および各種ゲート回路から成っ
ている。

なお、上記ＦＤＣ（６１）はＦＤＤ　（図示せず）に接
続されており、このＦＤＤ　（図示せず）を駆動する。

先ず、リセット端子ｌ０Ｒ５Ｔを通してＮＯＨの論理回
路Ｅ　（６７）に正極性のパワーオンリセット信号を加
え、この論理回路Ｅ　（６７）の出力に接続されたブリ
ップフロップＡ　（６３）のＣＬＲ端子をｒＬＪ　レベ
ルにしリセット状態にするに れにより、フリップフロップＡ　（６３）の出力Ｑはｒ
ＬＪレベルとなり、フリップフロップＢ　（６４）Ｃ（
６５）の石端子もｒＬＪ　レベルになるので、これらの
フリップフロップもリセット状態になる。

この時、フリップフロップＡ　（６３）の出力Ｑに接続
された論理回路Ｆ　（６ｇ）は入力のうち１つがｒＬＪ
レベルのためＦＤＣ（６１）のＣ３端子には、ＣＰＵ　
（図示せず）からのＦＤＣ（１５１）への選択信号Ｃ３
ＦＤＣ％がそのまま伝えられる。また、フリップフロッ
プＡ　（６３）の出力Ｑは「Ｌ」レベル、　ＣＬＲはｒ
ＬＪレベルになっているので、これに接続された論理回
路Ｇ　（６９）の出力はｒＨＪ　レベルとなる。したが
って、ＣＰＵ（図示せず）からＦＤＣ（６１）への読み
出し信号ｌ０ＲＤおよび書き込み信号ｌ０１１Ｒの信号
は、それぞれ論理回路Ｈ（７０）　Ｊ　（７１）を通り
ＦＤＣ（６１）の端子Ｒ１）およびすＲに信号は伝送さ
れる。このようにして、ＦＤＣ（６１）のＣＳ、　ＲＤ
、　ＶＲ端子にはＣＰＵ（図示せず）からの信号が伝え
られ、疑似ＤＭＡＣ回路は動作を停止しているので、コ
マンドフェーズにおいては通常のリード、ライトサイク
ルにより、命令とパラメータがｃｐｕ　（図示せず）か
らＦＤＣ（６１）に書き込まれる。

次に、ＣＰＵ　（図示せず）により端子５ＥＴＦＳＴに
負極性の信号を加えるとフリップフロップＡ　（６３）
は動作が反転し、出力Ｑが「Ｈ」レベルになることによ
り、疑似ＤＭＡＣは動作を許可され、エクセキューショ
ンフエーズとなる。

それにより、論理回路Ｆ　（６ｇ）の入力の１つがｒＨ
Ｊレベルになるので、　ＦＤＣ（６１）のＣＳのレベル
もｒＨＪレベルになり、ｃｐｕ　（図示せず）からＦＤ
Ｃ（６１）への選択Ｃ３ＦＤＣＸはＦＤＣ（６１）に伝
わらなくなる。

さらに、ＦＤＣ（６１）からＦＤＤ（１４）へ制御信号
が伝送されるとＦＤＣ（６１）がデータ転送可能状態と
なり、データ要求信号ＤＲＱ信号が発生するのでシフト
レジスタＤ　（６６）の入力Ｂに上記ＤＲＱ信号が伝送
され、クロック端子ｌ０ＣＬＫからのクロックパルス信
号をＣＫ端子で受けて計数シフトし１例えばクロックパ
ルス６個シフト後に出力端子ＱＦがｒＨＪレベルになる
。この時、ｃｐｕ　（図示せず）はメモリ（図示せず）
とＦＤＣ（６１）との間でデータ転送を行うべく、ＦＤ
Ｃ（６１）のデータレジスタに対してアクセスを行ッテ
イルノテ、Ｃ３ＦＤＣＸト、ｌ０ＲＤ信号又はｌ０ＩＩ
ＩＲ信号のどちらか一方がアクティブになる。

このため、論理回路Ｋ　（７２）の３人力は、全てｒＨ
Ｊとなり得るためにフリップフロップＢ　（６４）の入
力ＰＲに負極性の入力が加えられることにより動作が反
転し、出力可は「Ｌ」レベルになる。したがって、ＦＤ
Ｃ（６１）にＤＡＣＫ信号が伝送されると共に論理回路
Ｇ　（６９）の２人力はｒＨＪ　　ｒＬＪ　レベルのた
めその出力は「Ｈ」レベルとなり、端子ｌ０ＲＤおよび
ＩＯＩ／Ｒからの信号は論理回路Ｈ（７ｏ）および、Ｉ
（７１）に出力が現われることとなり、ＦＤＣ（６１）
の罰およびＷＲ端子に伝送されて読み出し書き込みが実
行可能になる。そして、データバスＤＯ〜Ｄ７により、
ＣＰ直図示せず）のメモリを介して、記憶装置ＭＥＭＯ
Ｙ（図示せず）とＦＤＣ（６１）間におけるデータの伝
送を実行する。

なお、論理回路Ｌ　（７３）は、入力としてＦＤＣ（６
１）のＩＮＴ端子、　フリップフロップＢ　（６４）の
出力に接続されたフリップフロップＣ（６５）の出力Ｑ
、およびブリップフロップＡ　（６３）の出力Ｑに一人
力を接続された論理回路Ｍ　（７４）の出力に各々接続
されており、　５ＥＴＦＳＴ入力後、ＤＲＱ信号が発生
しフリップフロップＣ（６５）が動作反転するまで、又
はＦＤＣ（６１）又はＦＤＤ　（図示せず）又はディス
クのエラーに起因する割り込み信号ＩＮＴが発生するま
で、ｃｐｕ　（図示せず）に対してＷＡＩＴ信号を発生
する。

また、読み出しｌ０ＲＤと書き込みｌ０ＶＲ端子はＯＲ
論理回路Ｎ　（７５）に接続され、この出力と、論理回
路Ｍ　（７４）の出力に接続された論理回路Ｐ　（７６
）の出力は、ＮＡＮＤ論理回路Ｑ　（７７）の入力に接
続されている。

そして、この論理回路Ｑ　（７７）の出力をフリッププ
ロップＢ　（６４）のＣＫ端子に接続し、読み出しＩＱ
ＲＤ、書き込みｌ０ＶＨの入力信号によりフリップフロ
ップＢ　（６４）の動作タイミングを制御する。

上記したデータ転送がセットしたバイト数に達すると、
ｃｐｕ　（図示せず）から端子ＦＤＣＴＣを通して停止
信号をＦＤＣ（６１）と論理回路Ｅ　（６７）に与えて
フリップフロップＡ　（６３）をリセットし、これによ
りＦＤＣ（６１）のエクセキューションフェーズは終了
する。

なお、ブリップフロップＡ　（６３）のＣＫ端子に接続
したＣＮＭＩ端子はノンマスカブル割り込み用の入力端
子、論理回路Ｅ　（６７）の入力に接続したＦＤＣＩＮ
Ｔ端子は割り込み用の入力端子であり、何れもフリップ
プロップＡ　（６３）をリセットして信号変換手段（６
２）部分の機能を強制的に停止させるものである。

また、論理回路Ｆ、（６８）　Ｍ　（７４）の入力に接
続された端子Ｃ３ＦＤＣは、ＦＤＣ（６１）および信号
変換手段（６２）の機能を動作させるための選択信号で
、ＣＰＵ　（図示せず）がＦＤＣ（６１）のステータス
レジスタ又はデータレジスタに対してアクセスするとｒ
ＬＪ　レベルになる。

なお、第６図中、入力端子記号の末尾に付したＸ印は、
この信号が負論理動作の信号であることを表わしている
。

プローブ装置においては、半導体ウェハの測定検査中や
、半導体ウェハの搬送中に各機構の動作と並行してフロ
ッピーディスクを読み書きする必要性はまずないので、
フロッピーディスクの読み書き中はＣＰＵが他の仕事が
できなくても問題はない、従って、上記疑似ＤＭＡ回路
の使用は、プローブ装置としての性能を落とすことなく
有効に動作する。

上記実施例では、プローブ装置を動かすためのプログラ
ム等のデータ転送について説明したが。

記憶装置とフロッピーディスク間のデータ転送であれば
何れでもよく、例えばプローブ装置による半導体ウェハ
の測定結果を記憶装置、フロッピーディスクに書き込む
ことなどにも適用できる。

〔発明の効果〕

上述したように、本発明データ転送装置によれば、簡単
な構成で設計の自由度が大きいデータ転送が可能となる
。

【図面の簡単な説明】

第１図は本発明データ転送装置を半導体ウェハのプロー
ブ装置におけるデータ転送に適用した一実施例を説明す
るための構成図、第２図は第１図の処理手順の説明図、
第３図、第４図は中央処理装置とフロッピーディスクコ
ントローラ間のデータ転送を説明する図、第５図は第４
図の動作の補足説明図、第６図は第１図の主要部の回路
側図、第７図、第８図は従来例の説明図である。 １０・・・プローブ装置、　　１１・・・ＣＰＵ１２・
・・メモリ、　　　　　　１３１１．バユ、１５・・・
ＦＤＣ，１６・・・疑似ＤＭＡＣ１６１・・・ＦＤＣｌ
　　　　　　　６２・・・信号変換手段、６３．６４，
６５・・・フリップフロップ。 ６６・・・シフトレジスター ６７．６８，６９，７０，７１，７２，７３，７４，７
５，７６．７７・・・論理回路。 特許出願人　東京エレクトロン株式会社第 図 第 図 第 図 第 図 第 図 第 図 手続補正書 （自発） 第 図

Claims (1)

【特許請求の範囲】
1. 中央処理手段と、この中央処理手段の制御により情報を
   記憶する記憶手段と、フロッピーディスクメモリの書込
   み読出しを上記中央処理手段の指令により制御するフロ
   ッピーディスク制御手段と、このフロッピーディスク制
   御手段およびバスライン間に接続されたゲート回路とを
   具備してなることを特徴とするデータ転送装置。