JPS60215242A - デイジタル式比例積分回路 - Google Patents
デイジタル式比例積分回路Info
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- JPS60215242A JPS60215242A JP59071977A JP7197784A JPS60215242A JP S60215242 A JPS60215242 A JP S60215242A JP 59071977 A JP59071977 A JP 59071977A JP 7197784 A JP7197784 A JP 7197784A JP S60215242 A JPS60215242 A JP S60215242A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
、本発明は２進数の入力ディジタル信号に比例積分特性
を付加した出力ディジタル信号を得るディジタル式比例
積分回路に関するものである。
を付加した出力ディジタル信号を得るディジタル式比例
積分回路に関するものである。
従来例の構成とその問題点
第１図はアナログ式比例積分回路の従来例を示す電気的
結線図、第２図はその動作説明に供する波形図、第３図
はその周波数特性を示す曲線図である。
結線図、第２図はその動作説明に供する波形図、第３図
はその周波数特性を示す曲線図である。
アナログ式比例積分回路の構成要素は、オペアンプ１、
入力抵抗２、帰還コンデンサ３、帰還抵抗４である。今
、入力電圧Ｅ１． Ｒ２に電位差が生じると入力抵抗２
に電流が流れ、帰還コンデンサ３に電荷が充電されて出
力電圧Ｅ。が変化する。
入力抵抗２、帰還コンデンサ３、帰還抵抗４である。今
、入力電圧Ｅ１． Ｒ２に電位差が生じると入力抵抗２
に電流が流れ、帰還コンデンサ３に電荷が充電されて出
力電圧Ｅ。が変化する。
出力電圧Ｅｏ は第２図に示すように、ＩＣ，：）ＩＣ
２のトキ電位カ下降（〜ｔ１．ｔ４〜ｔ５）シ、ｘｌ：
ＩＣ２のとき電位が停止（ｔ、〜ｔ２．ｔ５−）シ、Ｉ
ＣＩ ＜ Ｋ ２のとき電位が上昇（ｔ２〜ｔ３）する
動作をする。
２のトキ電位カ下降（〜ｔ１．ｔ４〜ｔ５）シ、ｘｌ：
ＩＣ２のとき電位が停止（ｔ、〜ｔ２．ｔ５−）シ、Ｉ
ＣＩ ＜ Ｋ ２のとき電位が上昇（ｔ２〜ｔ３）する
動作をする。
この回路の伝達開数〜）は、
となる。但し、Ｔ、 ＝ｃｕ１． Ｔ２＝ＱＩ’１２．
Ｃは帰還コンデンサ３の容量値、Ｒ４は入力抵抗２の
抵抗値、Ｒ２は帰還抵抗４の抵抗値、Ｓはラプラス演算
子である。
Ｃは帰還コンデンサ３の容量値、Ｒ４は入力抵抗２の
抵抗値、Ｒ２は帰還抵抗４の抵抗値、Ｓはラプラス演算
子である。
（１）式を展開すると１
となる。即ち、積分と比例の比例積分特性を有している
。なお、入力抵抗２を流れる電流の大きさは、入力電圧
Ｅ１． Ｒ２の電位差に比例するため、帰還コンデンサ
３の電荷の充放電も電位差に比例する。しかるに、第２
図に示す出力電圧Σ０ の電位の傾きは、Ｅｌ、Ｒ２の
電位差に比例して変化する。
。なお、入力抵抗２を流れる電流の大きさは、入力電圧
Ｅ１． Ｒ２の電位差に比例するため、帰還コンデンサ
３の電荷の充放電も電位差に比例する。しかるに、第２
図に示す出力電圧Σ０ の電位の傾きは、Ｅｌ、Ｒ２の
電位差に比例して変化する。
係る比例積分回路を集積回路（ｉｃ）化する場合には、
入出力用のピン３個と外付けのＯＲ部品を必要とし、ｉ
ｃ化による外付は部品の削減及びビン数削減の妨げとな
っていた。また、ＯＲ部品のバラツキや電源電圧の変化
、温度変化、経時変化等を受け易いものであった。さら
に、モード指令信号によりその周波数特性を多モードに
切換えたい場合は、より多くの外付は部品を必要とする
等々の問題があった。
入出力用のピン３個と外付けのＯＲ部品を必要とし、ｉ
ｃ化による外付は部品の削減及びビン数削減の妨げとな
っていた。また、ＯＲ部品のバラツキや電源電圧の変化
、温度変化、経時変化等を受け易いものであった。さら
に、モード指令信号によりその周波数特性を多モードに
切換えたい場合は、より多くの外付は部品を必要とする
等々の問題があった。
発明の目的
本発明は前記従来の問題点を解消するもので、全ての構
成要素をディジタル化し、かつモード指令信号たよる周
波数特性の切換えを可能にしたディジタル式比例積分回
路を提供するものである。
成要素をディジタル化し、かつモード指令信号たよる周
波数特性の切換えを可能にしたディジタル式比例積分回
路を提供するものである。
発明の構成
本発明は、モード指令信号によシクロツクパルスの分周
比を切換える可変分周手段と、入力ディジタル信号が所
定値のときに前記可変分周手段の出力を禁止するゲート
手段と、前記入力ディジタル信号の最上位の少なくとも
１ビツトをアップダウン信号入力とし、前記ゲート手段
の出力をクロック入力とするアップダウンカウンタと、
前記入力ディジタル信号に係数を乗じる乗算手段と、前
記アップダウンカウンタの出力と前記乗算手段の出力と
を加算または減算する加算または減算手段とを具備し、
前記加算または減算手段へより出力ディジタル信号を得
るディジタル式比例積分回路であり、え、。、ッ、□デ
ィジ２．イ、す墓よ共にモード指令信号によシ低周波領
域のゲイン、即ち周波数特性を切換え可能としたもので
ある。また、本発明は前記ゲート手段の代わシに比例分
周・手段を用いる構成とし、前記比例分周手段において
前記可変分周手段の出力を入力ディジタル信号と所定値
との差の絶対値に比例した周波数に分周する構成とし、
この出力をアップダウンカウンタのクロックとじて用い
れば、比例積分回路の性能を高めることができる。
比を切換える可変分周手段と、入力ディジタル信号が所
定値のときに前記可変分周手段の出力を禁止するゲート
手段と、前記入力ディジタル信号の最上位の少なくとも
１ビツトをアップダウン信号入力とし、前記ゲート手段
の出力をクロック入力とするアップダウンカウンタと、
前記入力ディジタル信号に係数を乗じる乗算手段と、前
記アップダウンカウンタの出力と前記乗算手段の出力と
を加算または減算する加算または減算手段とを具備し、
前記加算または減算手段へより出力ディジタル信号を得
るディジタル式比例積分回路であり、え、。、ッ、□デ
ィジ２．イ、す墓よ共にモード指令信号によシ低周波領
域のゲイン、即ち周波数特性を切換え可能としたもので
ある。また、本発明は前記ゲート手段の代わシに比例分
周・手段を用いる構成とし、前記比例分周手段において
前記可変分周手段の出力を入力ディジタル信号と所定値
との差の絶対値に比例した周波数に分周する構成とし、
この出力をアップダウンカウンタのクロックとじて用い
れば、比例積分回路の性能を高めることができる。
実施例の説明
第３図は本発明の一実施例を示すブロック図であり、第
４図はその動作波形図、第６図は比例積分特性を示す周
波数特性曲線である。
４図はその動作波形図、第６図は比例積分特性を示す周
波数特性曲線である。
第３図において、５は可変分周手段、６はゲート手段、
７はアップダウンカウンタ、８は乗算手段、９は加算手
段であり、Ｄ、は２進数の入力ディジタル信号、Ｄ２
はアップダウンカウンタの出力、Ｄ３ は乗算手段の出
力、Ｄ４ は出力ディジタル信号、Ｓｌ は“クロック
パルス、Ｒ２は可変分周手段の出力、Ｒ３はゲート手段
の出力である。
７はアップダウンカウンタ、８は乗算手段、９は加算手
段であり、Ｄ、は２進数の入力ディジタル信号、Ｄ２
はアップダウンカウンタの出力、Ｄ３ は乗算手段の出
力、Ｄ４ は出力ディジタル信号、Ｓｌ は“クロック
パルス、Ｒ２は可変分周手段の出力、Ｒ３はゲート手段
の出力である。
クロックパルスＳ１ は可変分周手段５においてモード
指令信号に応じた所定の分周比で分周さね、その分周出
力Ｓ２ をゲート手段６の入力とする。
指令信号に応じた所定の分周比で分周さね、その分周出
力Ｓ２ をゲート手段６の入力とする。
ゲート手段６では入力ディジタル信号Ｄ１ が所定値り
。と一致（Ｄ、＝Ｄｏ）のとき分周出力Ｓ２ を禁止し
、不一致（Ｄ、＼Ｄ。）のとき分周出力ｓ２をゲート出
力Ｓ３ とし、アップダウンカウンタ７のクロック入力
とする。一方、アップダウンカウンタ７には入力ディジ
タル信号り、の最上位の少なくとも１ビツトをアップダ
ウン信号として入力し、ゲート出力Ｓ５ヲアツプまたは
ダウンカウントする。そして、アップダウンカウンタ７
よす積分された出力信号Ｄ２ を得る。また、入力ディ
ジタル信号Ｄ１ は乗算手段８に入力し、係数Ｋを乗じ
る。そして、加算手段９においてアップダウンカウンタ
了の出力Ｄ２ と乗算手段８の出方Ｄ３ とを加算し、
加算出力Ｄａ ｋ出方ディジタル信号として得る構成に
している。
。と一致（Ｄ、＝Ｄｏ）のとき分周出力Ｓ２ を禁止し
、不一致（Ｄ、＼Ｄ。）のとき分周出力ｓ２をゲート出
力Ｓ３ とし、アップダウンカウンタ７のクロック入力
とする。一方、アップダウンカウンタ７には入力ディジ
タル信号り、の最上位の少なくとも１ビツトをアップダ
ウン信号として入力し、ゲート出力Ｓ５ヲアツプまたは
ダウンカウントする。そして、アップダウンカウンタ７
よす積分された出力信号Ｄ２ を得る。また、入力ディ
ジタル信号Ｄ１ は乗算手段８に入力し、係数Ｋを乗じ
る。そして、加算手段９においてアップダウンカウンタ
了の出力Ｄ２ と乗算手段８の出方Ｄ３ とを加算し、
加算出力Ｄａ ｋ出方ディジタル信号として得る構成に
している。
第４図により第３図の動作を説明すれば、入力ディジタ
ル信号Ｄ１ が所定値Ｄｏ よシ大が小かによシアツブ
ダウンカウンタ７の動作をアップがダウン（またはダウ
ンかアップ）に切換えている。
ル信号Ｄ１ が所定値Ｄｏ よシ大が小かによシアツブ
ダウンカウンタ７の動作をアップがダウン（またはダウ
ンかアップ）に切換えている。
即ち、出力Ｄ２はＤｌとり。の関係が、Ｄｌ ＞Ｄｏ
（１・たはＩ’＋ ＜ Ｄｏ ）のときアップカウント
（ｔ２〜ｔ３）。
（１・たはＩ’＋ ＜ Ｄｏ ）のときアップカウント
（ｔ２〜ｔ３）。
Ｄ１＝Ｄｏのときカウント停止（ｔ、〜ｔ２．ｔ５〜ｔ
４゜ｔ５ 〜）、Ｄ、〈Ｄｏ（または”＋＞Ｄｏ）のと
きダウンカウント（〜１１．１４〜ｔ５）させる構成に
している。ことで、Ｄ、〉Ｄｏかり、〈Ｄｏかの検出は
、入力ディジタル信号Ｄ１ の最上位の少なくとも１ビ
ツトを利用すればよい。
４゜ｔ５ 〜）、Ｄ、〈Ｄｏ（または”＋＞Ｄｏ）のと
きダウンカウント（〜１１．１４〜ｔ５）させる構成に
している。ことで、Ｄ、〉Ｄｏかり、〈Ｄｏかの検出は
、入力ディジタル信号Ｄ１ の最上位の少なくとも１ビ
ツトを利用すればよい。
即ち、入力ディジタル信号り、が６ビツトで、所定値Ｄ
ｏ が１０００００の場合（これは最上位ビットが１で
下位ビットが全て０の場合である）を例にとり、Ｄ、の
最上位ビットが１のときＤｌ＞Ｄｏ とし、０のときり
、（Ｄ。とすれば簡単に大か小かの検出が可能である。
ｏ が１０００００の場合（これは最上位ビットが１で
下位ビットが全て０の場合である）を例にとり、Ｄ、の
最上位ビットが１のときＤｌ＞Ｄｏ とし、０のときり
、（Ｄ。とすれば簡単に大か小かの検出が可能である。
この場合、所定値り。
’１０１１１１１としても同様の検出が可能である。
上記の例は、所定値り。を入力ディジタル信号Ｄ１ の
外の値に設定する場合であるが、死２％の値に設定する
ことも可能であり、この場合は最上位の２ビツトをアッ
プダウン信号として用いればよく、この場合は検出のた
めの論理回路（デコーダ）が必簑である。
外の値に設定する場合であるが、死２％の値に設定する
ことも可能であり、この場合は最上位の２ビツトをアッ
プダウン信号として用いればよく、この場合は検出のた
めの論理回路（デコーダ）が必簑である。
一方、ケート手段６では入力ディジタル信号ｎｌをデコ
ードし、Ｄ、＝Ｄｏのとき禁止信号を得て分周出力Ｓ２
のゲート出力禁止を行なう。
ードし、Ｄ、＝Ｄｏのとき禁止信号を得て分周出力Ｓ２
のゲート出力禁止を行なう。
ここで、（２）式の時定数Ｔ、は
“・＝２、ｆ。、 “°°°°“゛（３）としてめるこ
とができる。但し、ｆｏ工はアップダウンカウンタ７に
入力されるクロックパルスの周波数である。このクロッ
ク周波数ｆｃＫはクロックパルスＳ、を可変分周手段５
でモード指令信号に応じて分周した分周出力Ｓ２ の周
波数である。
とができる。但し、ｆｏ工はアップダウンカウンタ７に
入力されるクロックパルスの周波数である。このクロッ
ク周波数ｆｃＫはクロックパルスＳ、を可変分周手段５
でモード指令信号に応じて分周した分周出力Ｓ２ の周
波数である。
可変分周手段６、ゲート手段６、アップダウンカウンタ
７で成る積分回路の出力Ｄ２ と、入力ディジタル信号
Ｄ１ に係数Ｋを乗じた乗算手段８の出力Ｄ３ とを加
算手段９において加算すれば、（匂式の比例要素 ２／
Ｔ、を付加することができる。
７で成る積分回路の出力Ｄ２ と、入力ディジタル信号
Ｄ１ に係数Ｋを乗じた乗算手段８の出力Ｄ３ とを加
算手段９において加算すれば、（匂式の比例要素 ２／
Ｔ、を付加することができる。
即ち、
Ｔ２／Ｔ、＝Ｋ ・・・・・・・・・ （４）となる。
以上により比例積分回路を全ディジタル化できる。゛と
共に可変分周手段５の分周比をモード指令信号に応じて
切換え、分局出力Ｓ２の周波数がｆｌ １ ｆ２ 。
共に可変分周手段５の分周比をモード指令信号に応じて
切換え、分局出力Ｓ２の周波数がｆｌ １ ｆ２ 。
ｆ、・・・・・・となるように分周すれば、第５図に示
すように本発明の目的とする比例積分回路の低周波領域
のゲイン、即ち、周波数特性を切換えることができる。
すように本発明の目的とする比例積分回路の低周波領域
のゲイン、即ち、周波数特性を切換えることができる。
なお、アップダウンカウンタ７の動作ｉ、Ｉ）。
＞Ｄｏ のときダウンカウント、Ｄｌ＜Ｄｏのときアッ
プカウントする構成とするときは、加算手段９を減算手
段とすることで入力ディジタル信号Ｄ１に対する出力デ
ィジタル信号Ｄ４ヲ負極性とすることができる。
プカウントする構成とするときは、加算手段９を減算手
段とすることで入力ディジタル信号Ｄ１に対する出力デ
ィジタル信号Ｄ４ヲ負極性とすることができる。
次に、第６図は本発明の第２の実施例を示すブロック図
であり、第３図の実施例と異なるのは、第３図のゲート
手段６の代わ９に比例分周手段１ｏを用いた点である。
であり、第３図の実施例と異なるのは、第３図のゲート
手段６の代わ９に比例分周手段１ｏを用いた点である。
Ｄｏ は所定値、８４パは比例分周手段１０の出力であ
る。比例分周手段１０は可変分周手段５の分局出力Ｓ２
を受け、入力ディジタル信号Ｄ１ と所定値り。との
差の絶対値に比例した周波数に分周し、その分周出力Ｓ
４ をアップダウンカウンタ７のクロック入力とする。
る。比例分周手段１０は可変分周手段５の分局出力Ｓ２
を受け、入力ディジタル信号Ｄ１ と所定値り。との
差の絶対値に比例した周波数に分周し、その分周出力Ｓ
４ をアップダウンカウンタ７のクロック入力とする。
これによシ、入力ディジタル信号Ｄ１ と所定値り。
との差の絶対値ＩＤ１−ＤＯＩに比例したアップカウン
ト、ダウンカウントが可能である。これは、丁度第１図
の従来例で入力の電位差に比例して帰還コンデンサの充
放電を行なうのをディジタル的に具現したものである。
ト、ダウンカウントが可能である。これは、丁度第１図
の従来例で入力の電位差に比例して帰還コンデンサの充
放電を行なうのをディジタル的に具現したものである。
ここで、（（２）式のクロック周波数ｆ。Ｋは比例分周
手段１０の出力Ｓ４ の最低周波数、即ち、ｌ”＋ ”
ｏ ｌ ＝１のときの周波数である。
手段１０の出力Ｓ４ の最低周波数、即ち、ｌ”＋ ”
ｏ ｌ ＝１のときの周波数である。
以上説明した第１．第２実施例のアップダウンカウンタ
７には、計数出力Ｄ２ヲデコードしてＤ２が最大値及び
最小値のときに入力されるクロックＳ、 、 Ｓ４の入
力を禁止すると共に最大値を検出したときは次のダウン
指令で、最小値を検出したときは次のアップ指令でクロ
ック入力禁止を解除する機能を付加する。これにより、
アップダウンカウンタ７のオーバーフロー及びアンダニ
フローを防止できる。
７には、計数出力Ｄ２ヲデコードしてＤ２が最大値及び
最小値のときに入力されるクロックＳ、 、 Ｓ４の入
力を禁止すると共に最大値を検出したときは次のダウン
指令で、最小値を検出したときは次のアップ指令でクロ
ック入力禁止を解除する機能を付加する。これにより、
アップダウンカウンタ７のオーバーフロー及びアンダニ
フローを防止できる。
また、必要な複数のクロックパルスが用意されＦ！る場
合は、可変分周手段６の代わりにモード指′令信号によ
るクロック選択手段を用いても差し使えないことは言う
までもない。
合は、可変分周手段６の代わりにモード指′令信号によ
るクロック選択手段を用いても差し使えないことは言う
までもない。
発明の効果
以上の説明で明らかな如く、全ての構成要素をディジタ
ル化し、モード指令信号に応じて比例積分回路の低周波
領域のゲイン、即ち周波数特性を切換えることができ、
かつｉｃ化に好適で、その実用的効果は犬である。
ル化し、モード指令信号に応じて比例積分回路の低周波
領域のゲイン、即ち周波数特性を切換えることができ、
かつｉｃ化に好適で、その実用的効果は犬である。
第１図はアナログ式比例積分回路の従来構成を示す電気
的線図、第２図はその動作波形図、第３図は本発明のデ
ィジタル式比例積分回路の１実施例のブロック図、第４
図はその動作波形図、第５図はその周波数特性曲線図、
第６図は本発明の他の実施例のブロック図である。 ５・・・・・・可変分周手段、６・・・・・・ゲート手
段、７・・・・・・アップダウンカウンタ、８・・・・
・・乗算手段、９・・・・・・加算または減算手段、１
０・・・・・・比例分周手段。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 第４図 ）５図
的線図、第２図はその動作波形図、第３図は本発明のデ
ィジタル式比例積分回路の１実施例のブロック図、第４
図はその動作波形図、第５図はその周波数特性曲線図、
第６図は本発明の他の実施例のブロック図である。 ５・・・・・・可変分周手段、６・・・・・・ゲート手
段、７・・・・・・アップダウンカウンタ、８・・・・
・・乗算手段、９・・・・・・加算または減算手段、１
０・・・・・・比例分周手段。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 第４図 ）５図
Claims (2)
- （１）モード指令信号によシクロツクパルスの分周比を
切換える可変分周手段と、入力ディジタル信号が所定値
のときに前記可変分周手段の出力を禁止するゲート手段
と、前記入力ディジタル信号の最上位の少なくとも１ビ
ツトをアップダウン信号入力とし、前記ゲート手段の出
力をクロック入力とするアップダウンカウンタと、前記
入力ディジタル信号に係数を乗じる乗算手段と、前記ア
ップダウンカウンタの出力と前記乗算手段の出かとを加
算または減算する加算または減算手段とを具備し、前記
加算または減算手段よりモード指令信号に対応した出力
ディジタル信号を得ることを特徴とするディジタル式比
例積分回路。 - （２）モード指令信号によりクロックパルスの分周比を
切換える可変分周手段と、前記可変分局手段の出力を入
力ディジタル信号と所定値との差の絶対値に比例した周
波数に分周する比例分周手段と、前記入力ディジタル信
号の最上位の少なくとも１ビツトをアップダウン信号入
力とし、前記第２分周手段の出力をクロック入力とする
アップダウンカウンタと、前記入力ディジタル信号に係
数を乗じる乗算手段と、前記アップダウンカウンタの出
力と前記乗算手段の出力とを加算または減算する加算ま
たは減算手段とを具備し、前記加算または減算手段よシ
モード指令信号に対応した出力ディジタル信号を得るこ
とを特徴とするディジタル式比例積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071977A JPS60215242A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071977A JPS60215242A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60215242A true JPS60215242A (ja) | 1985-10-28 |
| JPH0241768B2 JPH0241768B2 (ja) | 1990-09-19 |
Family
ID=13476026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59071977A Granted JPS60215242A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60215242A (ja) |
-
1984
- 1984-04-11 JP JP59071977A patent/JPS60215242A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241768B2 (ja) | 1990-09-19 |
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