JPH0769872B2 - メモリ監視装置 - Google Patents
メモリ監視装置Info
- Publication number
- JPH0769872B2 JPH0769872B2 JP61315738A JP31573886A JPH0769872B2 JP H0769872 B2 JPH0769872 B2 JP H0769872B2 JP 61315738 A JP61315738 A JP 61315738A JP 31573886 A JP31573886 A JP 31573886A JP H0769872 B2 JPH0769872 B2 JP H0769872B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- data
- temporary storage
- circuit
- storage circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012806 monitoring device Methods 0.000 title claims description 6
- 238000012544 monitoring process Methods 0.000 claims description 18
- 239000000470 constituent Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007689 inspection Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はメモリ監視装置に関し、特にタイムスロット順
序の時間的入替えを行うタイムスロット入替え装置にお
ける一時記憶回路のメモリ監視に用いて好適なメモリ監
視装置に関する。
序の時間的入替えを行うタイムスロット入替え装置にお
ける一時記憶回路のメモリ監視に用いて好適なメモリ監
視装置に関する。
従来技術 従来、一時記憶回路の監視を行う方法としては、第３図
に示すようなパリティ検査方式が広く用いられており、
これはデータ入力ａ−１〜ａ−ｎ（有効情報）以外にパ
リティ発生回路７からのパリティビットpiを１ビット付
加し、書込み側でマーク数（例えば、論理「１」の数）
の合計が奇数個か偶数個かになるように規則を定めて、
一時記憶回路３から読出したデータ出力ｂ−１〜ｂ−ｎ
とパリティビットpoとにより読出し側のマーク数がその
規則通りになっているかをパリティ検査回路８で調べる
ことにより一時記憶回路３の監視を行っていた。
に示すようなパリティ検査方式が広く用いられており、
これはデータ入力ａ−１〜ａ−ｎ（有効情報）以外にパ
リティ発生回路７からのパリティビットpiを１ビット付
加し、書込み側でマーク数（例えば、論理「１」の数）
の合計が奇数個か偶数個かになるように規則を定めて、
一時記憶回路３から読出したデータ出力ｂ−１〜ｂ−ｎ
とパリティビットpoとにより読出し側のマーク数がその
規則通りになっているかをパリティ検査回路８で調べる
ことにより一時記憶回路３の監視を行っていた。
このような従来のパリティ検査方式では、一時記憶回路
３から読出したデータ出力ｂ−１〜ｂ−ｎとパリティビ
ットpoとにより読出し側のマーク数がその規則通りにな
っているかをパリティ検査回路８で調べることにより一
時記憶回路３の監視を行っていたので、一時記憶回路３
のデータ出力ｂ−１〜ｂ−ｎにより読出し側のマーク数
が正しい状態で固定されてしまったときは一時記憶回路
３の障害を検出することができないというい欠点があっ
た。
３から読出したデータ出力ｂ−１〜ｂ−ｎとパリティビ
ットpoとにより読出し側のマーク数がその規則通りにな
っているかをパリティ検査回路８で調べることにより一
時記憶回路３の監視を行っていたので、一時記憶回路３
のデータ出力ｂ−１〜ｂ−ｎにより読出し側のマーク数
が正しい状態で固定されてしまったときは一時記憶回路
３の障害を検出することができないというい欠点があっ
た。
発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、記憶回路の全セルの試験を行うことがで
き、記憶回路の出力が固定されるような障害に対しても
監視を行うことができるメモリ監視装置の提供を目的と
する。
されたもので、記憶回路の全セルの試験を行うことがで
き、記憶回路の出力が固定されるような障害に対しても
監視を行うことができるメモリ監視装置の提供を目的と
する。
発明の構成 本発明によりメモリ監視装置は、構成するビット各々が
記憶手段に並列に書込まれる書込みデータに付加した前
記記憶手段の監視用パターンの付加ビット位置を順次入
替える入替え手段と、前記記憶手段から読出されたデー
タを前記書込みデータと前記監視用パターンとに復元す
る復元手段と、前記監視用パターンと前記復元手段によ
り復元された監視用パターンとを照合して前記記憶手段
の障害を検出する手段とを有することを特徴とする。
記憶手段に並列に書込まれる書込みデータに付加した前
記記憶手段の監視用パターンの付加ビット位置を順次入
替える入替え手段と、前記記憶手段から読出されたデー
タを前記書込みデータと前記監視用パターンとに復元す
る復元手段と、前記監視用パターンと前記復元手段によ
り復元された監視用パターンとを照合して前記記憶手段
の障害を検出する手段とを有することを特徴とする。
実施例 次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例は、監視用のパターン発生
回路１と、空間スイッチ2,4と、一時記憶回路（RAM）３
と、パターン照合回路５と、パターン発生回路１と空間
スイッチ2,4とパターン照合回路５とを制御する制御回
路６とにより構成されている。
において、本発明の一実施例は、監視用のパターン発生
回路１と、空間スイッチ2,4と、一時記憶回路（RAM）３
と、パターン照合回路５と、パターン発生回路１と空間
スイッチ2,4とパターン照合回路５とを制御する制御回
路６とにより構成されている。
第２図は第１図の装置をタイムスロット入替え装置とし
て動作させた場合の動作を示すタイミングチャートであ
る。図において、タイムスロット入替え時の一時記憶回
路３への書込み動作は、アドレスA1〜A14の順番にデー
タD1〜D14を書込むように行われる。
て動作させた場合の動作を示すタイミングチャートであ
る。図において、タイムスロット入替え時の一時記憶回
路３への書込み動作は、アドレスA1〜A14の順番にデー
タD1〜D14を書込むように行われる。
この書込まれたデータD1〜D14の一時記憶回路３からの
読出し動作はアドレスA1〜A14を、図に示すように、ア
ドレスA13,A10,A3,A1,A5,……,A11の順序に変化させ
て、データD13,D10,D3,D1,D5,……,D11の順序で読出す
ように行われる。すなわち、（D1,D2,D3,D4,……,D14）
を（D13,D10,D3,D1,D5,……,D11）というタイムスロッ
トの時間的入替えを行うものである。
読出し動作はアドレスA1〜A14を、図に示すように、ア
ドレスA13,A10,A3,A1,A5,……,A11の順序に変化させ
て、データD13,D10,D3,D1,D5,……,D11の順序で読出す
ように行われる。すなわち、（D1,D2,D3,D4,……,D14）
を（D13,D10,D3,D1,D5,……,D11）というタイムスロッ
トの時間的入替えを行うものである。
ここで、上記のタイムスロットの時間的入替えにおける
データD1〜D14の一時記憶回路３からの読出しは毎回同
じ順序で行われており、またデータD1〜D14各々はデー
タ入力ａ−１〜ａ−ｎの各ビットから構成されている。
データD1〜D14の一時記憶回路３からの読出しは毎回同
じ順序で行われており、またデータD1〜D14各々はデー
タ入力ａ−１〜ａ−ｎの各ビットから構成されている。
次に、上述の動作を行うタイムスロット入替え装置にお
ける一時記憶回路３の障害の検出の動作について説明す
る。
ける一時記憶回路３の障害の検出の動作について説明す
る。
データ入力ａ−１〜ａ−ｎとパターン発生回路１からの
パターン入力ａ−ｐとの（ｎ＋１）本のデータ入力線は
（ｎ＋１）×（ｎ＋１）の空間スイッチ２に入力され、
空間スイッチ２では（ｎ＋１）本の出力線の任意の１本
にパターン発生回路１の出力を接続する。このとき、任
意の１本にパターン発生回路１の出力を接続しても、デ
ータ入力ａ−１〜ａ−ｎはｎ本であるのでデータD1〜D1
4に影響を与えることはない。
パターン入力ａ−ｐとの（ｎ＋１）本のデータ入力線は
（ｎ＋１）×（ｎ＋１）の空間スイッチ２に入力され、
空間スイッチ２では（ｎ＋１）本の出力線の任意の１本
にパターン発生回路１の出力を接続する。このとき、任
意の１本にパターン発生回路１の出力を接続しても、デ
ータ入力ａ−１〜ａ−ｎはｎ本であるのでデータD1〜D1
4に影響を与えることはない。
このあと、一時記憶回路３では書込みアドレス11と読出
しアドレス12とにより、空間スイッチ２からのデータを
（ｎ＋１）ビットとして書込み、（ｎ＋１）ビットのデ
ータとして読出してタイムスロットの入替えを行う。こ
の一時記憶回路３からの出力は（ｎ＋１）×（ｎ＋１）
の空間スイッチ４に入力され、空間スイッチ４では一時
記憶回路３からの出力をｎ本のデータ出力ｂ−１〜ｂ−
ｎと１本のパターン出力ｂ−ｐとに逆変換する。
しアドレス12とにより、空間スイッチ２からのデータを
（ｎ＋１）ビットとして書込み、（ｎ＋１）ビットのデ
ータとして読出してタイムスロットの入替えを行う。こ
の一時記憶回路３からの出力は（ｎ＋１）×（ｎ＋１）
の空間スイッチ４に入力され、空間スイッチ４では一時
記憶回路３からの出力をｎ本のデータ出力ｂ−１〜ｂ−
ｎと１本のパターン出力ｂ−ｐとに逆変換する。
空間スイッチ４からのｎ本のデータ出力ｂ−１〜ｂ−ｎ
はそのまま出力され、１本のパターン出力ｂ−ｐはパタ
ーン照合回路５に入力される。このパターン照合回路５
ではパターン入力ａ−ｐとパターン出力ｂ−ｐとの照合
が行われ、一時記憶回路３の障害の検出が行われる。こ
のパターン入力ａ−ｐをデータ入力ａ−１〜ａ−ｎの間
で順次移しながら挿入して、その毎にパターン入力ａ−
ｐとパターン出力ｂ−ｐとの照合を行い、一時記憶回路
３の全セルに対してこの照合が行われる。これらの動作
は制御回路６により制御される。すなわち、本動作は空
間スイッチ2,4で実現され、空間スイッチ２で行った入
替と逆の動作を空間スイッチ４で実行するように制御回
路６で制御を行う。
はそのまま出力され、１本のパターン出力ｂ−ｐはパタ
ーン照合回路５に入力される。このパターン照合回路５
ではパターン入力ａ−ｐとパターン出力ｂ−ｐとの照合
が行われ、一時記憶回路３の障害の検出が行われる。こ
のパターン入力ａ−ｐをデータ入力ａ−１〜ａ−ｎの間
で順次移しながら挿入して、その毎にパターン入力ａ−
ｐとパターン出力ｂ−ｐとの照合を行い、一時記憶回路
３の全セルに対してこの照合が行われる。これらの動作
は制御回路６により制御される。すなわち、本動作は空
間スイッチ2,4で実現され、空間スイッチ２で行った入
替と逆の動作を空間スイッチ４で実行するように制御回
路６で制御を行う。
このように、一時記憶回路３へのデータ入力ａ−１〜ａ
−ｎにパターン入力ａ−ｐを付加し、これら全ビットを
空間スイッチ２で順次入換えて一時記憶回路３に書込
み、一時記憶回路３に書込まれたデータを読出して、空
間スイッチ４でデータ出力ｂ−１〜ｂ−ｎとパターン出
力ｂ−ｐとに復元し、パターン入力ａ−ｐとパターン出
力ｂ−ｐとを照合して一時記憶回路３の障害を検出する
ようにすることによって、データD1〜D14のタイムスロ
ット入替え動作に影響を及ぼすことなく、一時記憶回路
３内の全セルの試験が可能となる。
−ｎにパターン入力ａ−ｐを付加し、これら全ビットを
空間スイッチ２で順次入換えて一時記憶回路３に書込
み、一時記憶回路３に書込まれたデータを読出して、空
間スイッチ４でデータ出力ｂ−１〜ｂ−ｎとパターン出
力ｂ−ｐとに復元し、パターン入力ａ−ｐとパターン出
力ｂ−ｐとを照合して一時記憶回路３の障害を検出する
ようにすることによって、データD1〜D14のタイムスロ
ット入替え動作に影響を及ぼすことなく、一時記憶回路
３内の全セルの試験が可能となる。
また、一時記憶回路３の同一セルに書込むパターンを変
化させる（たとえば、「１」と「０」とを交互に書込
む）ことにより、一時記憶回路３の出力が固定されるよ
うな障害に対しても監視が可能となる。
化させる（たとえば、「１」と「０」とを交互に書込
む）ことにより、一時記憶回路３の出力が固定されるよ
うな障害に対しても監視が可能となる。
ここで、一時記憶回路３は単にデータのタイムスロット
入替えを行うためのものにすぎない。また、空間スイッ
チ２は１タイムスロットであるデータD1の各ビットａ−
１〜ａ−ｎにパターン入力ａ−ｐを付加して一時記憶回
路３に格納するときのビット順序の入替えに用いられも
のであり、空間スイッチ４は一時記憶回路３から読出し
た各ビットのパターンを復元するのに用いられるもので
ある。よって、タイムスロット入替えに用いられる書込
みアドレス11及び読出しアドレス12は１タイムスロット
であるデータD1の各ビットの順序の入替え及びビットパ
ターンの復元の制御に直接用いられるものでない。
入替えを行うためのものにすぎない。また、空間スイッ
チ２は１タイムスロットであるデータD1の各ビットａ−
１〜ａ−ｎにパターン入力ａ−ｐを付加して一時記憶回
路３に格納するときのビット順序の入替えに用いられも
のであり、空間スイッチ４は一時記憶回路３から読出し
た各ビットのパターンを復元するのに用いられるもので
ある。よって、タイムスロット入替えに用いられる書込
みアドレス11及び読出しアドレス12は１タイムスロット
であるデータD1の各ビットの順序の入替え及びビットパ
ターンの復元の制御に直接用いられるものでない。
尚、上記実施例では、タイムスロット入替え装置におけ
る一時記憶装置の監視に適用した場合を説明したが、他
の一時記憶装置の監視に適用可能であることは明白であ
る。
る一時記憶装置の監視に適用した場合を説明したが、他
の一時記憶装置の監視に適用可能であることは明白であ
る。
発明の効果 以上説明したように本発明によれば、記憶手段への書込
みデータにこの記憶手段の監視用パターンを付加し、こ
れら全ビットを順次入換えて記憶手段に書込み、この記
憶手段に書込まれたデータを読出して、書込みデータと
監視用パターンとに復元して、監視用パターンと復元さ
れた監視用パターンとを照合してこの記憶手段の障害を
検出するようにすることによって、記憶手段の全セルの
試験を行うことができ、記憶手段の出力が固定されるよ
うな障害に対しても監視を行うことができるという効果
がある。
みデータにこの記憶手段の監視用パターンを付加し、こ
れら全ビットを順次入換えて記憶手段に書込み、この記
憶手段に書込まれたデータを読出して、書込みデータと
監視用パターンとに復元して、監視用パターンと復元さ
れた監視用パターンとを照合してこの記憶手段の障害を
検出するようにすることによって、記憶手段の全セルの
試験を行うことができ、記憶手段の出力が固定されるよ
うな障害に対しても監視を行うことができるという効果
がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例をタイムスロット入替え装置として動
作させた場合の動作を示すタイミングチャート、第３図
は従来例のパリティ検査方式を示すブロック図である。 主要部分の符号の説明 １……パターン発生回路（PTN GEN） 2,4……空間スイッチ（SSW） ３……一時記憶回路（RAM） ５……パターン照合回路（PTN CHK） ６……制御回路（CONT）
本発明の一実施例をタイムスロット入替え装置として動
作させた場合の動作を示すタイミングチャート、第３図
は従来例のパリティ検査方式を示すブロック図である。 主要部分の符号の説明 １……パターン発生回路（PTN GEN） 2,4……空間スイッチ（SSW） ３……一時記憶回路（RAM） ５……パターン照合回路（PTN CHK） ６……制御回路（CONT）
Claims (1)
- 【請求項１】構成するビット各々が記憶手段に並列に書
込まれる書込みデータに付加した前記記憶手段の監視用
パターンの付加ビット位置を順次入替える入替え手段
と、前記記憶手段から読出されたデータを前記書込みデ
ータと前記監視用パターンとに復元する復元手段と、前
記監視用パターンと前記復元手段により復元された監視
用パターンとを照合して前記記憶手段の障害を検出する
手段とを有することを特徴とするメモリ監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315738A JPH0769872B2 (ja) | 1986-12-24 | 1986-12-24 | メモリ監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315738A JPH0769872B2 (ja) | 1986-12-24 | 1986-12-24 | メモリ監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63163556A JPS63163556A (ja) | 1988-07-07 |
| JPH0769872B2 true JPH0769872B2 (ja) | 1995-07-31 |
Family
ID=18068942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61315738A Expired - Lifetime JPH0769872B2 (ja) | 1986-12-24 | 1986-12-24 | メモリ監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769872B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4241469A1 (de) * | 1992-12-09 | 1994-06-16 | Emitec Emissionstechnologie | Katalytischer Konverter mit zwei oder mehr Wabenkörpern in einem Mantelrohr und Verfahren zu seiner Herstellung |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573293A (en) * | 1980-06-06 | 1982-01-08 | Nec Corp | Delay circuit |
-
1986
- 1986-12-24 JP JP61315738A patent/JPH0769872B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63163556A (ja) | 1988-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0769872B2 (ja) | メモリ監視装置 | |
| KR100492793B1 (ko) | 불량셀리페어기능을갖는강유전체메모리장치 | |
| JP2949984B2 (ja) | メモリ監視回路 | |
| JP2000065904A (ja) | 半導体試験装置 | |
| JPS63156465A (ja) | 時間スイツチ回路のデ−タ格納域監視方式 | |
| JPS63182759A (ja) | メモリ監視方式 | |
| JPH01137798A (ja) | タイムスロット入れ替え装置 | |
| JP2006058982A (ja) | 二重化プロセッサ装置 | |
| JPH0564244A (ja) | 時間スイツチメモリ監視方式 | |
| JPH06205481A (ja) | 時分割交換スイッチ | |
| JPH0561777A (ja) | 記憶制御回路 | |
| JPH04131951A (ja) | タイムスロット入れ替え装置データ監視方式 | |
| JPH04111032A (ja) | 多重化記憶装置 | |
| SU1203596A1 (ru) | Запоминающее устройство | |
| KR100284044B1 (ko) | 연관 관계를 갖는 기능 기기들의 이상 동작 복구 방법 | |
| JPH11102325A (ja) | メモリ監視方式 | |
| SU439020A1 (ru) | Запоминающее устройство с автономным контролем | |
| JPH0478244A (ja) | 信号処理装置 | |
| JPH0210452A (ja) | 故障セル切替機能付一時記憶回路 | |
| RU1837292C (ru) | Устройство дл восстановлени информации о состо нии системы | |
| JPH0673102B2 (ja) | メモリ監視装置 | |
| JPH0212326A (ja) | ディスク制御装置 | |
| JPH0254357A (ja) | 一時記憶回路 | |
| JPH02302855A (ja) | メモリ制御装置 | |
| JPS6356751A (ja) | メモリパトロ−ル制御方式 |