JPH0242741A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0242741A JPH0242741A JP19311288A JP19311288A JPH0242741A JP H0242741 A JPH0242741 A JP H0242741A JP 19311288 A JP19311288 A JP 19311288A JP 19311288 A JP19311288 A JP 19311288A JP H0242741 A JPH0242741 A JP H0242741A
- Authority
- JP
- Japan
- Prior art keywords
- vernier
- main
- scale
- scales
- field oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000006073 displacement reaction Methods 0.000 abstract 2
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にバーニヤパターンを有
する半導体装置に関する。
する半導体装置に関する。
従来のバーニヤパターンは、同一の下地工程で形成され
た主尺のＸ方向とＸ方向パターンに主尺とは異なる下地
工程で副尺を形成していた。従来例について第２図を参
照りで説明する。（第２図（ａ）、 （ｂ）中の斜線部
は下地工程の違いを示すために便宜的に施したものであ
った断面を示すものではない。） 第２図（ａ）に示すように基板上にフィールド酸化膜１
ａ、ｌｂとゲート電極配線２ａ、２ｂが直交スる下地パ
ターンにフンタクト３を形成する場合について述べる。
た主尺のＸ方向とＸ方向パターンに主尺とは異なる下地
工程で副尺を形成していた。従来例について第２図を参
照りで説明する。（第２図（ａ）、 （ｂ）中の斜線部
は下地工程の違いを示すために便宜的に施したものであ
った断面を示すものではない。） 第２図（ａ）に示すように基板上にフィールド酸化膜１
ａ、ｌｂとゲート電極配線２ａ、２ｂが直交スる下地パ
ターンにフンタクト３を形成する場合について述べる。
第２図（ａ）、 （ｂ）に示すように基板上にフィール
ド酸化膜１ａ、ｌｂを形成した後、７バーニヤのＸ方向
主尺５ａ’〜５ｅ’ とＸ方向主尺４ａ’〜４ｅ’が同
一のゲート電極配線２ａ、２ｂの製造工程で形成されて
おり、この主尺上にフンタクト３の製造工程で形成され
る副尺６＆′〜６ｅ’および７ａ’〜７ｅ’が形成され
る。
ド酸化膜１ａ、ｌｂを形成した後、７バーニヤのＸ方向
主尺５ａ’〜５ｅ’ とＸ方向主尺４ａ’〜４ｅ’が同
一のゲート電極配線２ａ、２ｂの製造工程で形成されて
おり、この主尺上にフンタクト３の製造工程で形成され
る副尺６＆′〜６ｅ’および７ａ’〜７ｅ’が形成され
る。
上述した従来のバーニヤパターンは主尺のＸ方向とＸ方
向が同一の下地工程で形成されていた。
向が同一の下地工程で形成されていた。
そのためフィールド酸化膜とゲート電極配線のそれぞれ
の下地工程における目ズレによりコンタクトとフィール
ド酸化膜の目ズレが存在していても、バーニヤパターン
の主尺と副尺との間には目ズレは存在せず、よってフィ
ールド酸化膜のコンタクトに対する目ズレは検出するこ
とができないという欠点を有していた。
の下地工程における目ズレによりコンタクトとフィール
ド酸化膜の目ズレが存在していても、バーニヤパターン
の主尺と副尺との間には目ズレは存在せず、よってフィ
ールド酸化膜のコンタクトに対する目ズレは検出するこ
とができないという欠点を有していた。
本発明の半導体装置は、基板上に形成するバーニヤパタ
ーンにおいて、Ｘ方向のバーニヤパターンの主尺とＸ方
向のバーニヤパターンの主尺とがそれぞれ異なる工程で
形成され、かつ、バーニヤパターンの主尺上に配置され
る副尺のＸ方向及びＸ方向は、主尺を形成する工程に対
してさらに異なる一工程で同時に形成され、Ｘ方向、Ｘ
方向が異なる工程で形成された主尺に対する副尺の偏位
の検出が可能なバーニヤパターンを有する。
ーンにおいて、Ｘ方向のバーニヤパターンの主尺とＸ方
向のバーニヤパターンの主尺とがそれぞれ異なる工程で
形成され、かつ、バーニヤパターンの主尺上に配置され
る副尺のＸ方向及びＸ方向は、主尺を形成する工程に対
してさらに異なる一工程で同時に形成され、Ｘ方向、Ｘ
方向が異なる工程で形成された主尺に対する副尺の偏位
の検出が可能なバーニヤパターンを有する。
このような本発明によれば、Ｘ、Ｘ方向の主尺はそれぞ
れ別工程、すなわち、それぞれ別のパターンと整合して
形成されるため、これら各パターンの偏位の検出を確実
に行なうことができる。
れ別工程、すなわち、それぞれ別のパターンと整合して
形成されるため、これら各パターンの偏位の検出を確実
に行なうことができる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の平面図である。
（第１図（ａ）、 （ｂ）中の斜線部は、下地工程の違
いを示すものであって、断面を示すものではない。）第
１図（ａ）に示すようなフィールド酸化膜１ａ。
いを示すものであって、断面を示すものではない。）第
１図（ａ）に示すようなフィールド酸化膜１ａ。
１ｂとゲート電極配線２ａ、２ｂが直交する下地パター
ンにコンタクト３を形成する場合について述べる。第１
図（ａ）、 （ｂ）に示すようにバーニヤのＸ方向主尺
５ａ〜５ｅは、ゲート電極配線２ａ。
ンにコンタクト３を形成する場合について述べる。第１
図（ａ）、 （ｂ）に示すようにバーニヤのＸ方向主尺
５ａ〜５ｅは、ゲート電極配線２ａ。
２ｂの製造工程で形成され、Ｘ方向主尺４ａ〜４ｅは、
フィールド酸化膜１ａ、ｌｂの製造工程で形成され、副
尺６ａ〜６ｅおよび７ａ〜７ｃは、コンタクト３の製造
工程で形成される。したがって主尺５ａ〜５ｅは配線２
ａ、２ｂと自己整合関係を有し、主尺６ａ〜６ｅはフィ
ールド酸化膜１ａ。
フィールド酸化膜１ａ、ｌｂの製造工程で形成され、副
尺６ａ〜６ｅおよび７ａ〜７ｃは、コンタクト３の製造
工程で形成される。したがって主尺５ａ〜５ｅは配線２
ａ、２ｂと自己整合関係を有し、主尺６ａ〜６ｅはフィ
ールド酸化膜１ａ。
１ｂのバタンと自己整合関係を有している。
すなわち、本発明のバーニヤパターンは、基板上にフィ
ールド酸化膜１ａ、ｌｂを形成する際に同時にＸ方向主
尺４ａ〜４ｅを形成し、その後、ゲート電極２ａ、２ｂ
を形成する際に同時にＸ方向主尺５ａ〜５ｅを形成し、
コンタクト３を形成する際に同時に副尺６ａ〜Ｂｅ、７
ａ〜７ｃを形成する。このように形成されたバーニヤパ
ターンは、下地に対する目ズレをＸ方向、Ｘ方向とも各
工程間で厳密にチエツクが可能となる。
ールド酸化膜１ａ、ｌｂを形成する際に同時にＸ方向主
尺４ａ〜４ｅを形成し、その後、ゲート電極２ａ、２ｂ
を形成する際に同時にＸ方向主尺５ａ〜５ｅを形成し、
コンタクト３を形成する際に同時に副尺６ａ〜Ｂｅ、７
ａ〜７ｃを形成する。このように形成されたバーニヤパ
ターンは、下地に対する目ズレをＸ方向、Ｘ方向とも各
工程間で厳密にチエツクが可能となる。
以上説明したように本発明のバーニヤパターンは、主尺
のＸ方向とＸ方向がそれぞれ異なる下地工程によって形
成され、この主尺に対し、さらに異なる下地工程により
副尺な形成することによって、下地との相対目ズレをＸ
方向、Ｘ方向に独立して厳密に判定できる効果がある。
のＸ方向とＸ方向がそれぞれ異なる下地工程によって形
成され、この主尺に対し、さらに異なる下地工程により
副尺な形成することによって、下地との相対目ズレをＸ
方向、Ｘ方向に独立して厳密に判定できる効果がある。
ニヤパターン、第２図（ａ）は従来の能動素子領域の平
面図、第２図（ｂ）は従来のバーニヤパターンである。
面図、第２図（ｂ）は従来のバーニヤパターンである。
ｌａ、ｌｂ・・・・・・フィールド酸化膜、２ａ、２ｂ
・・・・・・ゲート電極配線、３・・団・コンタクト％
４＆〜４ ｅ、４ａ’ 〜４ ｅ’−Ｘ方向主尺、５ａ
〜５ｅ、５ａ 〜５ｅ ・・・・・・Ｘ方向主尺％
６ａ〜６ｅ、６ａ’〜６ｅ ・・・・・・Ｘ方向副尺、
７ａ〜７ｅ、７ａ 〜７ｅ’・・・・・・Ｘ方向副尺
。
・・・・・・ゲート電極配線、３・・団・コンタクト％
４＆〜４ ｅ、４ａ’ 〜４ ｅ’−Ｘ方向主尺、５ａ
〜５ｅ、５ａ 〜５ｅ ・・・・・・Ｘ方向主尺％
６ａ〜６ｅ、６ａ’〜６ｅ ・・・・・・Ｘ方向副尺、
７ａ〜７ｅ、７ａ 〜７ｅ’・・・・・・Ｘ方向副尺
。
代理人 弁理士 内 原 晋
第１図（ａ）は、本発明の半導体装置における能動素子
領域の平面図、第１図（ｂ）は本発明のバ−６．２」（
圏−４ａ ６ｂ−’叱に４ｂ ６ｃノテ＋４Ｃ （ａ） 図 ６４ノもト克 ６４ジニΔ＝５５≧５ａｂ’ （ａ） （ｂン 第Ｚ図
領域の平面図、第１図（ｂ）は本発明のバ−６．２」（
圏−４ａ ６ｂ−’叱に４ｂ ６ｃノテ＋４Ｃ （ａ） 図 ６４ノもト克 ６４ジニΔ＝５５≧５ａｂ’ （ａ） （ｂン 第Ｚ図
Claims (1)
- 半導体基板上に形成するバーニヤパターンにおいて、Ｘ
方向の前記バーニヤパターンの第１の主尺と、該第１の
主尺とは異なる工程で形成されたＹ方向の前記バーニヤ
パターンの第２の主尺と、前記第１および第２の主尺上
に配置され、前記バーニヤパターンの主尺を形成する工
程とは異なる工程で形成されるＸ方向およびＹ方向の前
記バーニヤパターンの副尺とを有することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19311288A JPH0242741A (ja) | 1988-08-01 | 1988-08-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19311288A JPH0242741A (ja) | 1988-08-01 | 1988-08-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0242741A true JPH0242741A (ja) | 1990-02-13 |
Family
ID=16302451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19311288A Pending JPH0242741A (ja) | 1988-08-01 | 1988-08-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0242741A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04186672A (ja) * | 1990-11-16 | 1992-07-03 | Nec Ic Microcomput Syst Ltd | マスタースライス方式半導体集積回路装置 |
| JPH0917714A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | アライメント方法およびアライメント誤差検査方法 |
-
1988
- 1988-08-01 JP JP19311288A patent/JPH0242741A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04186672A (ja) * | 1990-11-16 | 1992-07-03 | Nec Ic Microcomput Syst Ltd | マスタースライス方式半導体集積回路装置 |
| JPH0917714A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | アライメント方法およびアライメント誤差検査方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0370834B1 (en) | Method of manufacturing a semiconductor device | |
| EP1128215B1 (en) | Semiconductor wafer with alignment mark sets and method of measuring alignment accuracy | |
| JPH0242741A (ja) | 半導体装置 | |
| JP3552884B2 (ja) | 重ね合わせ精度測定用パターン | |
| US7136520B2 (en) | Method of checking alignment accuracy of patterns on stacked semiconductor layers | |
| US7008756B2 (en) | Method of fabricating an X/Y alignment vernier | |
| JPS60163110A (ja) | 位置合わせ装置 | |
| JPS5951529A (ja) | 相対位置検出パタ−ン | |
| JPS59134825A (ja) | 半導体装置およびそのための半導体ウエ−ハ | |
| JPH09127680A (ja) | 露光用マスク | |
| JPS6229138A (ja) | マ−ク合わせ方法およびそれに用いるアライメントマ−ク | |
| KR100271631B1 (ko) | 반도체웨이퍼제조용얼라인키형성구조 | |
| JPH0387013A (ja) | 半導体装置の製造方法 | |
| JPS62273724A (ja) | マスク合わせ精度評価用バ−ニアパタ−ン | |
| JPS6450529A (en) | Wafer alignment | |
| KR19990034619U (ko) | 반도체 제조용 포토마스크 | |
| JP3451765B2 (ja) | 半導体ウエハのパターン形成用マスクおよびこれを用いた半導体チップの製造方法 | |
| JPH04587B2 (ja) | ||
| JP4845005B2 (ja) | 半導体装置及びその製造方法 | |
| JP2004031542A (ja) | 半導体装置の製造方法 | |
| KR19990070018A (ko) | 반도체 소자의 오정렬 측정 패턴 | |
| JPS6254432A (ja) | 半導体装置 | |
| JPH01282816A (ja) | 半導体製造装置 | |
| JPS588132B2 (ja) | 集積回路製造方法 | |
| JPS6146021A (ja) | アライメント用マ−ク |