JPH0243609A - クロック制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータシステムのクロック制御方式に
関し、特にコンピュータシステムのマイクロプロセッサ
の命令サイクル時間が基本タロツクにて決定されるコン
ピュータシステムのクロック制御方式に関する。

〔従来の技術〕

コンピュータシステムには、基本クロックを基本クロツ
ク発生回路で発生するものがある。このようなコンピュ
ータシステムの一例を第５図に示す。第５図に示される
ように、基本クロック発生回路５１で発生された基本タ
ロツクｄは、分周回路５２で分周されて、クロックｅ、
ｆとなる。そして、クロックｅは、ＣＰＵ　（中央処理
装置）／割込等制御回路から成るコンピュータシステム
回路５３に出力され、クロックｆは、タイマ／クロック
制御回路や入出力制御回路の制御回路群５４に出力され
る。

このヨウナ従来技術のコンピュータシステムにおいて、
一般的には電源投入時（初期化時）からコンピュータシ
ステムの基本クロックは固定となっている。また、２種
類の基本クロックを使用可能なコンピュータシステムも
あるが、スイッチ回路により基本クロックを切り替えた
後、初期化から立ち上げる方式となっている。

〔発明が解決しようとする課題〕

上述した従来のコンピュータシステムにおいて、運用状
態のとき、コンピュータシステムの基本クロックが固定
されている。そして、コンピュータシステムの最大限の
利用を考慮して、規格範囲内のほぼ最大周波数の基本ク
ロックが使用されている。したがって、待機状態や低速
動作での使用状態においても、コンピュータシステムは
同一周波数のクロックにて動作し、動作周波数に比例し
て消費電力が増加するようなコンピュータシステムでは
、消費電力が大きいという欠点がある。

本発明の目的は、このような欠点を除去し、基本クロッ
クの周波数を可変できるクロック制御方式を提供するこ
とにある。

〔課題を解決するための手段〕

本発明は、コンピュータシステムのクロック信号の周波
数を可変するクロック制御方式であって、クロック信号
の周波数をプログラマブルに可変制御するための引金と
なる、このクロック信号に対応したコードを記憶してい
るレジスタ群と、前記レジスタ群に記憶されているコー
ドと、前記コンピュータシステムのデータバス上のコー
ドとを常に比較し一致検出すると、周波数を指示する情
報を出力する比較部と、 前記比較部からの情報により指示された周波数のクロッ
ク信号を出力する発生部とを有することを特徴としてい
る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の一実施例を示すブロック図である。

このクロック制御方式は、ＣＰＵ／割込等制御回路から
成るコンピュータシステム回路５への、コンピュータシ
ステムの命令サイクル時間を決定するクロック信号ａと
、タイマ制御回路および入出力制御回路群等の制御回路
群６へのクロック信号すとを、複数のクロック信号とし
て適時可変出力するものである。このクロック制御方式
は、基本クロック発生回路１と、可変周波数発生回路２
Ａ、２Ｂと、コード比較回路３Ａ、３Ｂと、コード記憶
レジスタ群４Ａ、４Ｂとで構成される。

このような構成のコンピュータシステムにおいて、基本
クロック発生回路１は、次段の可変周波数発生回路２Ａ
、２Ｂを駆動するものである。なお、可変周波数発生回
路２Ａ、２Ｂの各々に、必要なりロック発生源を有する
場合、基本クロック発生回路１は不要となる。

コード記憶レジスタ部４Ａ、４Ｂは、クロック信号ａ、
ｂの周波数をプログラマブルに可変制御するための引金
となる、命令コードまたはメモリアドレスコードのよう
なコード（情報）を記憶しているレジスタ群で構成され
ている。コード記憶レジスタ群４Ａ、４Ｂに記憶されて
いるコードは、クロック信号ａ、ｂにそれぞれ対応して
おり、クロック信号ａ、ｂの出力周波数値を規定するた
めに用いられる。コード記憶レジスタ群４Ａ、４Ｂの内
容はシステムバス７より任意に書き換えることができる
。

コード比較回路３Ａ、３Ｂは、システムバス７上の、コ
ンピュータシステムの命令コードまたはメモリアドレス
コードなどのコードと、コード記憶レジスタ群４Ａ、４
Ｂに記憶されているコードとを常に比較して一致検出す
る。そして、コード比較回路３Ａ、３Ｂは、コードの一
致検出をすると、このコードに対応した周波数を指示す
る情報を可変周波数発生回路２Ａ、２Ｂに出力する。

可変周波数発生回路２Ａ、２Ｂは、コード比較回路３Ａ
、３Ｂからの情報により、個別に前もって決められた任
意周波数のクロック信号ａ、ｂを発生する回路である。

一方の出力クロックであるクロック信号ａはコンピュー
タシステム回路５への命令サイクル時間を決定する基本
クロック（ＣＰＵクロック）となり、他方の出力クロッ
クであるクロック信号すは制御回路群６にて必要な基本
クロックとなる。

次に、本実施例の動作を、コンピュータシステムの命令
コードによりクロック信号ａ、ｂの周波数を可変制御す
る場合について、第２図のタイミング図を参照して説明
する。

コード記憶レジスタ群４Ａには、可変周波数発生回路２
Ａから出力されるクロック信号ａの出力周波数を規定す
る命令コードが記憶されている。

すなわぢ、クロック信号ａの周波数をプログラマブルに
可変制御するための引金となる、クロック信号ａに対応
した命令コードをコード記憶レジスタ群４Ａは記憶して
いる。なお、本実施例では、命令コードＡ、において、
可変周波数発生回路２Ａから出力されるクロック信号が
コンピュータシステム５の低速動作に対応しており、命
令コードＡ２において、可変周波数発生回路２Ａから出
力されるクロック信号がコンピュータシステム５の高速
動作に対応している。

一方、システムバス７上の命令コードの中に出力り口・
７り可変制御用命令コードが含まれている。

すなわち、コンピュータシステムのシステムバス７上を
、命令コードＡ、、Ａ２を含む命令コードが伝送されて
いる。コード比較回路３Ａは、このシステムバス７上の
命令コードを、コード記憶レジスタ群４Ａに記憶されて
いる命令コードと常に比較している。そして、命令コー
ドＡ１がコード比較回路３Ａにおいて検出されると、コ
ード比較回路３Ａは、低速動作の周波数を指示する情報
を、可変周波数発生回路２Ａに出力する。可変周波数発
生回路２Ａは、この情報により、低速動作時のクロック
信号ａをコンピュータシステム回路５に出力する。命令
コードＡ２がコード比較回路３Ａにおいて検出されると
、コード比較回路３Ａは、高速動作の周波数を指示する
情報を、可変周波数発生回路２Ａに出力する。可変周波
数発生回路２Ａは、この情報により、高速動作時のクロ
ック信号ａをコンピュータシステム回路５に出力する。

同様にして、コード記憶レジスタ群４Ｂには、可変周波
数発生回路２Ｂから出力されるクロック信号すの出力周
波数を規定する命令コードが記憶されている。なお、本
実施例では、命令コードＢにおいて、可変周波数発生回
路２Ｂから出力されるクロック信号が制御回路群６のク
ロックタイミングＢに対応しており、命令コードＢ２に
おいて、可変周波数発生回路２Ｂから出力されるクロッ
ク信号が制御回路群のクロックタイミングＡに対応して
いる。

一方、コンピュータシステムのシステムバス７上を、命
令コードＢ、、Ｂ、を含む命令コードが伝送されている
。コード比較回路３Ｂは、このシステムバス７上の命令
コードを、コード記憶レジスタ群４Ｂに記憶されている
命令コードと常に比較している。そして、命令コードＢ
、がコード比較回路３Ｂにおいて検出されると、コード
比較回路３Ｂは、クロックタイミングＢの周波数を指示
する情報を、可変周波数発生回路２Ｂに出力する。

可変周波数発生回路２Ｂは、この情報により、クロック
タイミングＢのクロック信号すをコンピュータシステム
回路５に出力する。命令コードＢ２がコード比較回路３
Ｂにおいて検出されると、コード比較回路３Ｂは、クロ
ックタイミングＡの周波数を指示する情報を、可変周波
数発生回路２Ｂに出力する。可変周波数発生回路２Ｂは
、この情報により、クロックタイミングＡのクロック信
号すを制御回路群６に出力する。

このようにして本実施例によれば、コンピュータシステ
ムの装置状態が待機時または処理量の軽負荷稼働時など
の低速動作で十分な使用状態のとき、適時（時分割に）
、ＣＰＵクロック等を可変することができる。

第３図は、本発明を利用したソフトウェア制御の一例を
示すフローチャートである。第３図において、まず、ス
タンバイ状態のとき、低速が選択されて、アイドル処理
が行われる。次に、スタンバイ状態ではなく、高速が選
択された場合、高速処理が行われるが、適時、高速も選
択される。同様にして、スタンバイ状態ではなく、低速
が選択された場合、低速処理が行われるが、適時、低速
も選択される。このようにして、このソフトウェア制御
によれば、コンピュータシステム内部の動作状態に合わ
せて適時、動作速度が可変できる。

第４図は本発明を利用して複数のアプリケーションソフ
トウェアを、用途に合った動作速度で動作させる応用の
一例を示す図である。第４図において、アプリケーショ
ンソフトウェア（プログラム）Ａ、Ｂ、Ｃの常駐（格納
）されているメモリアドレスエリアによって、クロック
信号ａが高速クロック、中速クロンク、低速クロックに
可変制御される。同様にして、クロック信号すがタイミ
ングＡ、タイミングＢ、タイミングＣに可変制御される
。

〔発明の効果〕

以上説明したように本発明は、コンピュータシステムの
クロック信号の周波数を適時可変できるので、動作速度
に比例して消費電力が増加するコンピュータシステム等
において、最適かつ経済的な消費電力が実現でき、また
電池駆動のコンピュータシステム等において、一番の性
能アップである高速使用かつ低消費電力化が実現できる
効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路ブロック図、 第２図は、第１図に示される実施例のタイミング図、 第３図は、本発明を利用したソフトウェア制御の一例を
示すフローチャート、 第４図は、本発明を利用して複数のアプリケーションソ
フトウェアを、用途に合った動作速度で動作させる応用
の一例を示す図、 第５図は、従来のコンピュータシステムの一例を示すブ
ロック図である。 ■・・・・・基本クロック発生回路 ２Ａ、２Ｂ・・・可変周波数発生回路 ３Ａ、３Ｂ・・・コード比較回路 ４Ａ、４Ｂ・・・コード記憶レジスタ群５・・・・・コ
ンピュータシステム回路６・・・・・制御回路群 代理人　弁理士　　岩　佐　　義　幸 メモリアトレスマツプ フロラクイ言号０．りＤツクイｉ−’３ｂ第４図

Claims (1)

【特許請求の範囲】
1. （１）コンピュータシステムのクロック信号の周波数を
   可変するクロック制御方式であって、クロック信号の周
   波数をプログラマブルに可変制御するための引金となる
   、このクロック信号に対応したコードを記憶しているレ
   ジスタ群と、前記レジスタ群に記憶されているコードと
   、前記コンピュータシステムのデータバス上のコードと
   を常に比較し一致検出すると、周波数を指示する情報を
   出力する比較部と、 前記比較部からの情報により指示された周波数のクロッ
   ク信号を出力する発生部とを有することを特徴とするク
   ロック制御方式。