JPH0243627A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0243627A JPH0243627A JP63195674A JP19567488A JPH0243627A JP H0243627 A JPH0243627 A JP H0243627A JP 63195674 A JP63195674 A JP 63195674A JP 19567488 A JP19567488 A JP 19567488A JP H0243627 A JPH0243627 A JP H0243627A
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- JP
- Japan
- Prior art keywords
- operand
- data
- instruction
- register
- zero
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
排他的論理和を行う命令を有するデータ処理装置に関し
、 排他的論理和命令のオペランドフルオーバーラツプによ
るゼロクリアを高速に実行でき、かつマルチＣＰＵにお
いても必ずゼロデータを得ることができるデータ処理装
置を提供することを目的し、排他的論理和命令でありか
つ２つのオペランドが一致する命令を検出する手段と、
前記命令が検出されたときに何れか一方のオペランドの
データを演算器の２つの人力へ送り出すことを特徴とす
るデータ処理装置を構成する。
、 排他的論理和命令のオペランドフルオーバーラツプによ
るゼロクリアを高速に実行でき、かつマルチＣＰＵにお
いても必ずゼロデータを得ることができるデータ処理装
置を提供することを目的し、排他的論理和命令でありか
つ２つのオペランドが一致する命令を検出する手段と、
前記命令が検出されたときに何れか一方のオペランドの
データを演算器の２つの人力へ送り出すことを特徴とす
るデータ処理装置を構成する。
本発明は、排他的論理和を行う命令を有するデータ処理
装置に関する。
装置に関する。
第１オペランドと第２オペランドとの間で排他的論理和
を行い、結果を第１オペランドに格納する命令がある。
を行い、結果を第１オペランドに格納する命令がある。
この命令をＸＣ命令と略する。
ＸＣとはＥｘｃｌｕｓｉｖｅ ＯＲＣｈａｒａｃｔｅｒ
の略である。
の略である。
ＸＣ命令を有するデータ処理装置において、第１オペラ
ンドと第２オペランドを一致させてゼロクリアを行うこ
とが極めて多い。よって、ＸＣ命令によるゼロクリアを
高速に行うことが望まれていた。
ンドと第２オペランドを一致させてゼロクリアを行うこ
とが極めて多い。よって、ＸＣ命令によるゼロクリアを
高速に行うことが望まれていた。
〔従来の技術］
ＸＣ命令において、第１オペランドと第２オペランドを
一致させ、記憶装置上の所定のデータをゼロクリアする
場合について説明する。ＸＣ命令は、第１オペランドの
データを読み出し、次に第２オペランドのデータを読み
出し、第１オペランドデータと第２オペランドデータの
排他的論理和を行い、第１オペランドへ書き込むものと
する。
一致させ、記憶装置上の所定のデータをゼロクリアする
場合について説明する。ＸＣ命令は、第１オペランドの
データを読み出し、次に第２オペランドのデータを読み
出し、第１オペランドデータと第２オペランドデータの
排他的論理和を行い、第１オペランドへ書き込むものと
する。
アクセスデータ幅を８バイトとし、１ブロツク３２バイ
トのゼロクリアを行うものとする。
トのゼロクリアを行うものとする。
最もオーツドックスな方法は、実際に第１及び第２オペ
ランドの最初の８バイトのデータを読み出し、演算を行
い、結果として得られたゼロデータを書き込むもので、
オペランド長のデータを全て処理するまで繰り返す。第
２図のパイプライン処理のタイムチャート図を用いて説
明すると、第１フローで第１オペランドをフェッチし、
第２フローで第２オペランドのフェッチ及びＸＣ命令の
演算を実行し、第３フローで演算結果のゼロデータを書
き込む。アクセスデータ幅をゼロクリアするのに３フロ
ーを要するので、１ブロツクのゼロクリアには１２フロ
ーを要する。
ランドの最初の８バイトのデータを読み出し、演算を行
い、結果として得られたゼロデータを書き込むもので、
オペランド長のデータを全て処理するまで繰り返す。第
２図のパイプライン処理のタイムチャート図を用いて説
明すると、第１フローで第１オペランドをフェッチし、
第２フローで第２オペランドのフェッチ及びＸＣ命令の
演算を実行し、第３フローで演算結果のゼロデータを書
き込む。アクセスデータ幅をゼロクリアするのに３フロ
ーを要するので、１ブロツクのゼロクリアには１２フロ
ーを要する。
これを高速化するために第１オペランドと第２オペラン
ドの先頭データのみ排他的論理和を行い、演算結果とし
て得られたゼロデータをオペランド長の全範囲に書き込
む方法がある。パイプライン処理では、第１フローで第
１オペランドをフエ・ンチし、第２フローで第２オペラ
ンドのフェッチ、オペランドの一致の検出及びＸＣ命令
の演算を行い、第３フローで演算結果を書き込み、第４
フロー以下、オペランドのフェッチ及び演算を行うこと
なしに、第３フローで得られたゼロデータを書き込む、
よって、１ブロツクのゼロクリアに６フローを要する。
ドの先頭データのみ排他的論理和を行い、演算結果とし
て得られたゼロデータをオペランド長の全範囲に書き込
む方法がある。パイプライン処理では、第１フローで第
１オペランドをフエ・ンチし、第２フローで第２オペラ
ンドのフェッチ、オペランドの一致の検出及びＸＣ命令
の演算を行い、第３フローで演算結果を書き込み、第４
フロー以下、オペランドのフェッチ及び演算を行うこと
なしに、第３フローで得られたゼロデータを書き込む、
よって、１ブロツクのゼロクリアに６フローを要する。
また、第１オペランドと第２オペランドが一致すること
を検出し、第１オペランド及び第２オペランドのデータ
を読み出すことなく、何らかの手段で作り出したゼロデ
ータを第１オペランドへ書き込む方法もある。パイプラ
イン処理では、第１フローでオペランドの一致を検出し
、オペランドデータを読み出すことなく、ゼロデータを
書き込み、以下第４フローまで順次ゼロデータを書き込
んでいく。この方法では１ブロツクのゼロクリアが４フ
ローで処理できる。
を検出し、第１オペランド及び第２オペランドのデータ
を読み出すことなく、何らかの手段で作り出したゼロデ
ータを第１オペランドへ書き込む方法もある。パイプラ
イン処理では、第１フローでオペランドの一致を検出し
、オペランドデータを読み出すことなく、ゼロデータを
書き込み、以下第４フローまで順次ゼロデータを書き込
んでいく。この方法では１ブロツクのゼロクリアが４フ
ローで処理できる。
第１オペランドと第２オペランドの先頭データのみ排他
的論理和を行い、演算結果として得られたゼロデータを
オペランド長の範囲に書き込む方法は、ＣＰＵが１台だ
けなら問題はないが、ＣＰＵが２台以上になると、不都
合が生じる。あるＣＰＵがＸＣ命令を実行するために第
１オペランドを読み出した後、第２オペランドを読み出
すまでの間に、第２オペランドのデータを他のＣＰＵが
書き換えた場合、演算結果としてゼロデータが得られな
い。また、最初の演算結果をオペランドの第９バイト以
降に順次書き込んでいくので、ゼロクリアすべき範囲に
ゼロ以外のデータが書き込まれてしまう。
的論理和を行い、演算結果として得られたゼロデータを
オペランド長の範囲に書き込む方法は、ＣＰＵが１台だ
けなら問題はないが、ＣＰＵが２台以上になると、不都
合が生じる。あるＣＰＵがＸＣ命令を実行するために第
１オペランドを読み出した後、第２オペランドを読み出
すまでの間に、第２オペランドのデータを他のＣＰＵが
書き換えた場合、演算結果としてゼロデータが得られな
い。また、最初の演算結果をオペランドの第９バイト以
降に順次書き込んでいくので、ゼロクリアすべき範囲に
ゼロ以外のデータが書き込まれてしまう。
次に第１オペランドと第２オペランドが一致することを
検出し、第１オペランド及び第２オペランドのデータを
読み出すことなく、ゼロデータを第１オペランドへ書き
込む方法は、実際に演算を行わないため、演算実行時に
生成されるコンデイションコードや演算結果であるゼロ
データを演算以外の何らかの手段で作り出さなければな
らない。
検出し、第１オペランド及び第２オペランドのデータを
読み出すことなく、ゼロデータを第１オペランドへ書き
込む方法は、実際に演算を行わないため、演算実行時に
生成されるコンデイションコードや演算結果であるゼロ
データを演算以外の何らかの手段で作り出さなければな
らない。
よって、前記の手段を達成するための回路が増加し、マ
シンサイクルの短縮が困難になる。
シンサイクルの短縮が困難になる。
本発明は、ＸＣ命令のオペランドフルオーバーラツプに
よるゼロクリアを高速に実行でき、かつマルチＣＰＵに
おいても必ずゼロデータを得ることができるデータ処理
装置を提供することを目的とする。
よるゼロクリアを高速に実行でき、かつマルチＣＰＵに
おいても必ずゼロデータを得ることができるデータ処理
装置を提供することを目的とする。
上記目的を達成するために、ＸＣ命令でありかつ２つの
オペランドが一致することを検出する手段と、前記手段
に検出されたときに何れか一方のオペランドのデータを
メモリから読み出して演算器の２つの入力へ送り出すこ
とを特徴とするデータ処理装置を構成する。
オペランドが一致することを検出する手段と、前記手段
に検出されたときに何れか一方のオペランドのデータを
メモリから読み出して演算器の２つの入力へ送り出すこ
とを特徴とするデータ処理装置を構成する。
ＸＣ命令において、第１オペランドと第２オペランドの
アドレスが一致することを検出したときは、先にメモリ
から読み出した一方のオペランドのデータを演算ユニッ
トへ送り出し、他方のオペランドのデータを演算ユニッ
トに送り出す代わりに、先に読み出したデータを演算ユ
ニットへ送り出す。よって、同一のデータで排他的論理
和を行うので、必ずゼロデータが得られる。また、実際
に演算を行うため、コンデイションコードやゼロデータ
を作り出す手段を別途設ける必要がない。
アドレスが一致することを検出したときは、先にメモリ
から読み出した一方のオペランドのデータを演算ユニッ
トへ送り出し、他方のオペランドのデータを演算ユニッ
トに送り出す代わりに、先に読み出したデータを演算ユ
ニットへ送り出す。よって、同一のデータで排他的論理
和を行うので、必ずゼロデータが得られる。また、実際
に演算を行うため、コンデイションコードやゼロデータ
を作り出す手段を別途設ける必要がない。
オペランド内の先頭のデータ以外にも、演算結果として
得られたゼロデータを順次書き込んでいく。
得られたゼロデータを順次書き込んでいく。
第１図に本発明の一実施例を示す。
図中、■はアドレス生成器であり、ペースレジスタ１１
とインデックスレジスタ１２とデータレジスタ１３の値
からオペランドアドレスを算出し、アドレスレジスタ１
４に送出する。２はバッファメモリであり、アドレスレ
ジスタ１４で指定されたデータが読み出される。５のフ
リップフロップはレジスタセット信号発生器であり、オ
ペランドデータレジスタ１６または１７（以下、ＯＤＲ
，，０ＤＲｚと略す）にレジスタセット信号５１及び５
１“を送出し、ＯＤＲ，と０ＤＲｚを交互にセットする
。３はデータセレクタであり、レジスタ選択信号で指定
されたレジスタのデータを送り出す。１９はワーキング
レジスタであり、第２オペランドデータが読み出される
まで第１オペランドデータを保持する。４はＸＣ演算器
であり、演算器のＩ１に入力されるワーキングレジスタ
１４の第１オペランドデータと、データセレクタ３を通
してＩ２に入力されるデータとを排他的論理和の演算を
おこない、リザルトレジスタ２０にセットする。
とインデックスレジスタ１２とデータレジスタ１３の値
からオペランドアドレスを算出し、アドレスレジスタ１
４に送出する。２はバッファメモリであり、アドレスレ
ジスタ１４で指定されたデータが読み出される。５のフ
リップフロップはレジスタセット信号発生器であり、オ
ペランドデータレジスタ１６または１７（以下、ＯＤＲ
，，０ＤＲｚと略す）にレジスタセット信号５１及び５
１“を送出し、ＯＤＲ，と０ＤＲｚを交互にセットする
。３はデータセレクタであり、レジスタ選択信号で指定
されたレジスタのデータを送り出す。１９はワーキング
レジスタであり、第２オペランドデータが読み出される
まで第１オペランドデータを保持する。４はＸＣ演算器
であり、演算器のＩ１に入力されるワーキングレジスタ
１４の第１オペランドデータと、データセレクタ３を通
してＩ２に入力されるデータとを排他的論理和の演算を
おこない、リザルトレジスタ２０にセットする。
以上は従来の構成と同様であり、本発明実施のために追
加された回路は、７のフリップフロップと２１〜２５の
論理回路である。従来、データセレクタ３に入力される
レジスタ選択信号は、レジスタセット信号発生器５の出
力等が入力されていて、データが新たにセットされた側
のオペランドデータレジスタが選択されていた。２５の
論理積回路は、ＸＣ検出信号５４とオペランド一致信号
９３から、ＸＣオペランドフルオーバーラツプ信号５３
を送出する。２１〜２４の論理回路は、信号５３がオフ
ならレジスタセット信号発生器５の出力をレジスタ選択
信号５２とする。つまり、データがセットされたオペラ
ンドデータレジスタが選択される。また、信号５３がオ
ンなら、レジスタ選択信号 ５２を反転すべきところを
反転させず、ひとつ前にデータがセットされたオペラン
ドデータレジスタを選択する。
加された回路は、７のフリップフロップと２１〜２５の
論理回路である。従来、データセレクタ３に入力される
レジスタ選択信号は、レジスタセット信号発生器５の出
力等が入力されていて、データが新たにセットされた側
のオペランドデータレジスタが選択されていた。２５の
論理積回路は、ＸＣ検出信号５４とオペランド一致信号
９３から、ＸＣオペランドフルオーバーラツプ信号５３
を送出する。２１〜２４の論理回路は、信号５３がオフ
ならレジスタセット信号発生器５の出力をレジスタ選択
信号５２とする。つまり、データがセットされたオペラ
ンドデータレジスタが選択される。また、信号５３がオ
ンなら、レジスタ選択信号 ５２を反転すべきところを
反転させず、ひとつ前にデータがセットされたオペラン
ドデータレジスタを選択する。
ここで、従来例と同様第２図のパイプライン処理のタイ
ムチャート図を用いて、３２バイトのゼロクリアを説明
する。Ａ１サイクルでは、アドレス生成器１により第１
オペランドのアドレスを算出し、アドレスレジスタ１４
にセットする。Ｂ。
ムチャート図を用いて、３２バイトのゼロクリアを説明
する。Ａ１サイクルでは、アドレス生成器１により第１
オペランドのアドレスを算出し、アドレスレジスタ１４
にセットする。Ｂ。
サイクルでアドレスレジスタ１４によって指定されるデ
ータをＯＤＲ，にセットする。レジスタセット信号発生
器５がＯＤＲ，にレジスタセット信号を送出したものと
する。この状態ではＸｃオペランドフルオーバーラツプ
信号がオフままであり、レジスタ切換信号発生器７はデ
ータがセットされたレジスタを選択する信号を送出する
。Ｂ１サイクルでは、ＯＤＲ，にセットされた第１オペ
ランドデータをワーキングレジスタ１９にセットする。
ータをＯＤＲ，にセットする。レジスタセット信号発生
器５がＯＤＲ，にレジスタセット信号を送出したものと
する。この状態ではＸｃオペランドフルオーバーラツプ
信号がオフままであり、レジスタ切換信号発生器７はデ
ータがセットされたレジスタを選択する信号を送出する
。Ｂ１サイクルでは、ＯＤＲ，にセットされた第１オペ
ランドデータをワーキングレジスタ１９にセットする。
これらの処理と並列に、Ａ２サイクルでは第２オペラン
ドアドレスを算出し、このアドレスをアドレスレジスタ
１４にセットするまえに、第２オペランドアドレスとア
ドレスレジスタ１４にセットされている第１オペランド
アドレスを比較し、オペランド比較信号９１〜９３を送
出する。この信号中のオペランド一致信号とＸＣ検出信
号より、ＸＣオペランドフルオーバーラツプ信号５３を
送出する。
ドアドレスを算出し、このアドレスをアドレスレジスタ
１４にセットするまえに、第２オペランドアドレスとア
ドレスレジスタ１４にセットされている第１オペランド
アドレスを比較し、オペランド比較信号９１〜９３を送
出する。この信号中のオペランド一致信号とＸＣ検出信
号より、ＸＣオペランドフルオーバーラツプ信号５３を
送出する。
Ｂ２サイクルでは第２オペランドデータをＯＤＲ。
にセットする。従来なら、レジスタ切換信号発生器７は
ＯＤＲ，を選択するが、本発明では、前回にデータをセ
ットしたレジスタを選択する。Ｂ２サイクルでは、ワー
キングレジスタ１９の第１オペランドデータと、データ
セレクタから送られてくるＯＤＲ，に格納されている第
１オペランドデータとをＸＣ演算回により、排他的論理
和をおこなう。Ｗ、サイクルで演算結果であるゼロデー
タを書き込む。第４フロー以下は、第２フローで得られ
たゼロデータを第１オペランドの残りへ順次書き込んで
いく。
ＯＤＲ，を選択するが、本発明では、前回にデータをセ
ットしたレジスタを選択する。Ｂ２サイクルでは、ワー
キングレジスタ１９の第１オペランドデータと、データ
セレクタから送られてくるＯＤＲ，に格納されている第
１オペランドデータとをＸＣ演算回により、排他的論理
和をおこなう。Ｗ、サイクルで演算結果であるゼロデー
タを書き込む。第４フロー以下は、第２フローで得られ
たゼロデータを第１オペランドの残りへ順次書き込んで
いく。
上記で説明したように、本発明では、第１オペランドと
第２オペランドが一致したとき、第１オペランドを読み
出した後、第２オペランドのデータが他のＣＰＵに書き
換えられても、先に読み込んであるデータを演算器の２
つの入力に送り出すので、ゼロデータを得ることができ
る。また、最初の１度だけは実際に排他的論理和を行う
ので、コンデイションコードやゼロデータを作り出す手
段を設ける必要がなく、回路が少なくてすむのでマシン
サイクルの短縮も可能である。
第２オペランドが一致したとき、第１オペランドを読み
出した後、第２オペランドのデータが他のＣＰＵに書き
換えられても、先に読み込んであるデータを演算器の２
つの入力に送り出すので、ゼロデータを得ることができ
る。また、最初の１度だけは実際に排他的論理和を行う
ので、コンデイションコードやゼロデータを作り出す手
段を設ける必要がなく、回路が少なくてすむのでマシン
サイクルの短縮も可能である。
第１図は本発明の一実施例の構成図であり、第２図は処
理動作を説明するためのパイプライン処理のタイムチャ
ート図である。 図中、 ・アドレス生成器 ・バッファメモリ ・データセレクタ ・ＸＣ演算器 ・レジスタセット信号発生器 ・オペランド比較器 ・アドレスレジスタ ・第１オペランドデータレジスタ ・第２オペランドデータレジスタ ・ワーキングレジスタ ト レジスタセット信号 ・レジスタ選択信号 ・ＸＣオペランドフルオーバーラツ プ信号 ５４・・・ＸＣ検出信号 ９３・・・オペランド一致信号 ５２ ・ １ ・ ２ ・ ３ ・ ４ ・ ５ ・ ６ ・ １４ ・ １６ ・ １７ ・ １９ ・ ５１． ５３ ・ Ｄｔ Ａｔ Ｂｔ Ｅｔ Ｗｔ Ｄｚ Ａｚ ｆ３ｚ Ｅｚ １ＡｈＤ３／４Ｊ
Ｅｌｉ Ｅｉ Ｗａ ０４ Ａ４１３４ ｆａ Ｊ杓 ？ 凹
理動作を説明するためのパイプライン処理のタイムチャ
ート図である。 図中、 ・アドレス生成器 ・バッファメモリ ・データセレクタ ・ＸＣ演算器 ・レジスタセット信号発生器 ・オペランド比較器 ・アドレスレジスタ ・第１オペランドデータレジスタ ・第２オペランドデータレジスタ ・ワーキングレジスタ ト レジスタセット信号 ・レジスタ選択信号 ・ＸＣオペランドフルオーバーラツ プ信号 ５４・・・ＸＣ検出信号 ９３・・・オペランド一致信号 ５２ ・ １ ・ ２ ・ ３ ・ ４ ・ ５ ・ ６ ・ １４ ・ １６ ・ １７ ・ １９ ・ ５１． ５３ ・ Ｄｔ Ａｔ Ｂｔ Ｅｔ Ｗｔ Ｄｚ Ａｚ ｆ３ｚ Ｅｚ １ＡｈＤ３／４Ｊ
Ｅｌｉ Ｅｉ Ｗａ ０４ Ａ４１３４ ｆａ Ｊ杓 ？ 凹
Claims (1)
- 【特許請求の範囲】 第１及び第２のオペランドのデータを入力し排他的論理
和を行う演算器（４）を有するデータ処理装置において
、 排他的論理和命令でありかつ２つのオペランドが一致す
る命令を検出する手段（６及び２５）と、前記命令が検
出されたときに何れか一方のオペランドのデータを演算
器（４）の２つの入力へ送り出す手段（３、７及び２１
〜２５）とを備えたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195674A JPH0243627A (ja) | 1988-08-04 | 1988-08-04 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195674A JPH0243627A (ja) | 1988-08-04 | 1988-08-04 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0243627A true JPH0243627A (ja) | 1990-02-14 |
Family
ID=16345110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63195674A Pending JPH0243627A (ja) | 1988-08-04 | 1988-08-04 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0243627A (ja) |
-
1988
- 1988-08-04 JP JP63195674A patent/JPH0243627A/ja active Pending
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