JPH0243629A - スタックポインタ制御方式 - Google Patents
スタックポインタ制御方式Info
- Publication number
- JPH0243629A JPH0243629A JP19518288A JP19518288A JPH0243629A JP H0243629 A JPH0243629 A JP H0243629A JP 19518288 A JP19518288 A JP 19518288A JP 19518288 A JP19518288 A JP 19518288A JP H0243629 A JPH0243629 A JP H0243629A
- Authority
- JP
- Japan
- Prior art keywords
- stack pointer
- contents
- stack
- bit
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１Ｅ１里
本発明はスタックポインタの制御方式に関し、特にスタ
ック操作に必要なアドレス生成のためのスタックポイン
タの制御方式に関するものである。
ック操作に必要なアドレス生成のためのスタックポイン
タの制御方式に関するものである。
良水亘迷
従来、スタック操作を行うためには、アドレス生成部で
演算実行部のスタックポインタの値を使用してアドレス
を生成し、このアドレスによりスタック操作を行ってい
る。
演算実行部のスタックポインタの値を使用してアドレス
を生成し、このアドレスによりスタック操作を行ってい
る。
従って、連続したスタック操作では、演算実行部でのス
タックポインタの更新が終了するのを待って次のスタッ
ク操作のためのアドレス生成を行わなければならないこ
とになる。よって、アドレス生成部では、スタックポイ
ンタの更新の間アドレス生成処理が停止するという欠点
がある。
タックポインタの更新が終了するのを待って次のスタッ
ク操作のためのアドレス生成を行わなければならないこ
とになる。よって、アドレス生成部では、スタックポイ
ンタの更新の間アドレス生成処理が停止するという欠点
がある。
良朋！Ｌｌ的
そこで、本発明はこの様な従来技術の欠点を解決すべく
なされたものであって、その目的とするところは、連続
したスタック操作を高速に行うことが可能なスタックポ
インタの制御方式を提供することにある。
なされたものであって、その目的とするところは、連続
したスタック操作を高速に行うことが可能なスタックポ
インタの制御方式を提供することにある。
九匪百璽蔦
本発明によるスタックポインタ制御方式は、スタック操
作のためのアドレスを格納する第１スタックポインタと
、このスタックポインタとは別の第２タックポインタと
、前記第１スタックポインタの内容の更新に応答してこ
の第１スタックポインタの内容を前記第２スタックポイ
ンタに書込む書込手段と、前記第２スタックポインタの
内容を更新する更新手段と、前記第２スタックポインタ
の内容の有効無効を示すための有効ビット格納手段と、
前記第１スタックポインタの内容の更新に応答して前記
有効ビット格納手段を無効を示すビットとし、前記書込
手段により前記第２スタックポインタの内容の書込みが
なされたときに前記有効ビット格納手段を有効を示すビ
ットとするビット書換手段とを設け、前記有効ビットが
有効を示す場合に前記第２スタックポインタの内容を使
用してアドレス生成を行い、前記有効ビットが無効を示
す場合に前記第１スタックポインタの内容を使用してア
ドレス生成をなすようにしたことを特徴としている。
作のためのアドレスを格納する第１スタックポインタと
、このスタックポインタとは別の第２タックポインタと
、前記第１スタックポインタの内容の更新に応答してこ
の第１スタックポインタの内容を前記第２スタックポイ
ンタに書込む書込手段と、前記第２スタックポインタの
内容を更新する更新手段と、前記第２スタックポインタ
の内容の有効無効を示すための有効ビット格納手段と、
前記第１スタックポインタの内容の更新に応答して前記
有効ビット格納手段を無効を示すビットとし、前記書込
手段により前記第２スタックポインタの内容の書込みが
なされたときに前記有効ビット格納手段を有効を示すビ
ットとするビット書換手段とを設け、前記有効ビットが
有効を示す場合に前記第２スタックポインタの内容を使
用してアドレス生成を行い、前記有効ビットが無効を示
す場合に前記第１スタックポインタの内容を使用してア
ドレス生成をなすようにしたことを特徴としている。
火良画
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図で！）る。
アドレス生成と演算実行はパイプライン方式で処理され
ており、命令読出しｆｉｌｌｉｏから送られた命令はア
ドレス生成部１のデコーダ７と命令キュー１１とに同時
に入り、数段の命令キュー１１を通った後、演算実行部
２のデコーダ８に入る。パイプライン制御機構９ではア
ドレス生成と演算実行の実行時機の制御が行なわれる。
ており、命令読出しｆｉｌｌｉｏから送られた命令はア
ドレス生成部１のデコーダ７と命令キュー１１とに同時
に入り、数段の命令キュー１１を通った後、演算実行部
２のデコーダ８に入る。パイプライン制御機構９ではア
ドレス生成と演算実行の実行時機の制御が行なわれる。
パイプライン制御ｆｉ構９には、スタックポインタ４の
ハザードの管理をするためのセマフォ１２がある。この
セマフォの初めは値が０であり、スタックポインタ４の
値を変更する命令がアドレス生成部１のデコーダ７に入
るとセマフォ１２の値が＋１され、演算実行部２のデコ
ーダ８に入るとセマフォ１２の値が−１される様に制御
されている。
ハザードの管理をするためのセマフォ１２がある。この
セマフォの初めは値が０であり、スタックポインタ４の
値を変更する命令がアドレス生成部１のデコーダ７に入
るとセマフォ１２の値が＋１され、演算実行部２のデコ
ーダ８に入るとセマフォ１２の値が−１される様に制御
されている。
仮スタックポインタ３の有、動性を示す有効ピッ１〜５
は命令によって制御され、この有効ビット５はスタック
ポインタ４に新たなスタックを指す値を格納する命令が
アドレス生成部１のデコーダ７に入ったときにＯにされ
、仮スタックポインタ３にスタックポインタ４の値を格
納したのち１にされる。
は命令によって制御され、この有効ビット５はスタック
ポインタ４に新たなスタックを指す値を格納する命令が
アドレス生成部１のデコーダ７に入ったときにＯにされ
、仮スタックポインタ３にスタックポインタ４の値を格
納したのち１にされる。
更新機構６では、スタック操作のアドレス生成に使われ
た仮スタックポインタ３またはスタックポインタ４の値
が選択器１４を介して加算器１５に入り更新される。更
新値１３はスタック操作の種類やデータの長さなどから
生成される。
た仮スタックポインタ３またはスタックポインタ４の値
が選択器１４を介して加算器１５に入り更新される。更
新値１３はスタック操作の種類やデータの長さなどから
生成される。
以下、スタック操作命令の実行の流れについて説明する
。命令読出し機構１０からスタック操作命令がアドレス
生成部１のデコーダ７に入ると、まず有効ビット５の値
が調べられる。有効ビット５の値が１ならば、仮スタッ
クポインタ３の値がアドレス生成に使用される。このと
き仮スタックポインタ３の値は更新機構６１こより更新
され再び仮スタックポインタ３に格納される。
。命令読出し機構１０からスタック操作命令がアドレス
生成部１のデコーダ７に入ると、まず有効ビット５の値
が調べられる。有効ビット５の値が１ならば、仮スタッ
クポインタ３の値がアドレス生成に使用される。このと
き仮スタックポインタ３の値は更新機構６１こより更新
され再び仮スタックポインタ３に格納される。
有効ビット５の値がＯならば、演算実行部２のスタック
ポインタ４の値がアドレス生成に使用される。このアド
レス生成に使用されたスタックポインタ４の値は更新機
構６により更新され、仮スタックポインタ３に格納され
る。このとき有効ビット５の値は１にされる。有効ビッ
ト５の値が０のときパイプライン制御機構９のスタック
ポインタ４のためのセマフオ１２の値が０でなければ、
セマフォ１２の値が０になるのを待ってから前述の有効
ビットの値が０のときの処理が実行されることになる。
ポインタ４の値がアドレス生成に使用される。このアド
レス生成に使用されたスタックポインタ４の値は更新機
構６により更新され、仮スタックポインタ３に格納され
る。このとき有効ビット５の値は１にされる。有効ビッ
ト５の値が０のときパイプライン制御機構９のスタック
ポインタ４のためのセマフオ１２の値が０でなければ、
セマフォ１２の値が０になるのを待ってから前述の有効
ビットの値が０のときの処理が実行されることになる。
以上の如く構成することにより、連続したスタック操作
におけるアドレス生成は仮スタックポインタ３及び更新
機構６により行うことができるので、高遠なスタック操
作が可能となるのである。
におけるアドレス生成は仮スタックポインタ３及び更新
機構６により行うことができるので、高遠なスタック操
作が可能となるのである。
１皿五夏逮
蒸上の如く、本発明によれば、アドレス生成部に仮の第
２のスタックポインタを設けておき、連続したスタック
操作の場合には、この仮のスタックポインタを用いるこ
とによって、連続したスタック操作の場合の高速性が得
られるという効果がある。
２のスタックポインタを設けておき、連続したスタック
操作の場合には、この仮のスタックポインタを用いるこ
とによって、連続したスタック操作の場合の高速性が得
られるという効果がある。
図は本発明の実施例のシステムブロック図である。
主要部分の符号の説明
１・・・・・・アドレス生成部
２・・・・・・演算実行部
３・・・・・・仮スタックポインタ
４・・・・・・スタックポインタ
５・・・・・・有効ビット
６・・・・・・更新機構
Claims (1)
- （１）スタック操作のためのアドレスを格納する第１ス
タックポインタと、このスタックポインタとは別の第２
タックポインタと、前記第１スタックポインタの内容の
更新に応答してこの第１スタックポインタの内容を前記
第２スタックポインタに書込む書込手段と、前記第２ス
タックポインタの内容を更新する更新手段と、前記第２
スタックポインタの内容の有効無効を示すための有効ビ
ット格納手段と、前記第１スタックポインタの内容の更
新に応答して前記有効ビット格納手段を無効を示すビッ
トとし、前記書込手段により前記第２スタックポインタ
の内容の書込みがなされたときに前記有効ビット格納手
段を有効を示すビットとするビット書換手段とを設け、
前記有効ビットが有効を示す場合に前記第２スタックポ
インタの内容を使用してアドレス生成を行い、前記有効
ビットが無効を示す場合に前記第１スタックポインタの
内容を使用してアドレス生成をなすようにしたことを特
徴とするスタックポインタ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19518288A JPH0243629A (ja) | 1988-08-04 | 1988-08-04 | スタックポインタ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19518288A JPH0243629A (ja) | 1988-08-04 | 1988-08-04 | スタックポインタ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0243629A true JPH0243629A (ja) | 1990-02-14 |
Family
ID=16336814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19518288A Pending JPH0243629A (ja) | 1988-08-04 | 1988-08-04 | スタックポインタ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0243629A (ja) |
-
1988
- 1988-08-04 JP JP19518288A patent/JPH0243629A/ja active Pending
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