JPH0243635A - アドレストレーサ - Google Patents
アドレストレーサInfo
- Publication number
- JPH0243635A JPH0243635A JP63195518A JP19551888A JPH0243635A JP H0243635 A JPH0243635 A JP H0243635A JP 63195518 A JP63195518 A JP 63195518A JP 19551888 A JP19551888 A JP 19551888A JP H0243635 A JPH0243635 A JP H0243635A
- Authority
- JP
- Japan
- Prior art keywords
- firmware
- execution
- address
- storing
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000700 radioactive tracer Substances 0.000 title claims abstract description 7
- 230000010365 information processing Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレストレーサに関し、特に情報処理装置の
ファームウェアの実行アンレスのトレースに関するもの
である。
ファームウェアの実行アンレスのトレースに関するもの
である。
従来、ファームウェアにより制御されるプロセッサを持
つ情報処理装置において、ファームウェア実行アドレス
を記憶するアドレストレーサは、ファームウェア実行ア
ドレスを順次に記憶していた。
つ情報処理装置において、ファームウェア実行アドレス
を記憶するアドレストレーサは、ファームウェア実行ア
ドレスを順次に記憶していた。
しかし、上述した従来のアドレストレーサでは、ファー
ムウェアの実行アドレスを記憶する記憶回路のハードウ
ェア量により記憶容量が限定されてしまい、ファームウ
ェアの実行の軌跡が狭い範囲でしか知ることができない
という欠点がある。
ムウェアの実行アドレスを記憶する記憶回路のハードウ
ェア量により記憶容量が限定されてしまい、ファームウ
ェアの実行の軌跡が狭い範囲でしか知ることができない
という欠点がある。
本発明のアドレストレーサの構成は、ファームウェアに
より制御されるプロセッサを有する情報処理装置におい
て、前記ファームウェアの実行アドレスを記憶するファ
ームウェア実行アドレス記憶回路と、該ファームウェア
実行アドレス記憶回路に対し、前記ファームウェアの指
示によりその実行アドレス記憶の間隔を制御する記憶指
示イネーブル信号を発生する記憶指示制御回路とを具備
し、前記ファームウェアが前記記憶指示制御回路に対し
指示を出して順次又は任意のファームウェアの実行間隔
においてこのファームウェアの実行アドレスの記憶の制
御を行う事を特徴とする。
より制御されるプロセッサを有する情報処理装置におい
て、前記ファームウェアの実行アドレスを記憶するファ
ームウェア実行アドレス記憶回路と、該ファームウェア
実行アドレス記憶回路に対し、前記ファームウェアの指
示によりその実行アドレス記憶の間隔を制御する記憶指
示イネーブル信号を発生する記憶指示制御回路とを具備
し、前記ファームウェアが前記記憶指示制御回路に対し
指示を出して順次又は任意のファームウェアの実行間隔
においてこのファームウェアの実行アドレスの記憶の制
御を行う事を特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図、第２図は第１
図の各信号のタイミングチャートである。
図の各信号のタイミングチャートである。
第１図で、１０はファームウェア実行アドレス記憶回路
、２０は記憶指示制御回路、１はファームウェア実行ア
ドレス（ＡＤＲ） 、２はファームウェア実行うロック
（ＣＬＫ）、３は記憶指示イネーブル信号（ＥＮＢ）、
４は記憶指示切り換え信号（ＣＨＧ）である。
、２０は記憶指示制御回路、１はファームウェア実行ア
ドレス（ＡＤＲ） 、２はファームウェア実行うロック
（ＣＬＫ）、３は記憶指示イネーブル信号（ＥＮＢ）、
４は記憶指示切り換え信号（ＣＨＧ）である。
ファームウェア実行アドレス記憶回路１０は、ファーム
ウェア実行アドレス（ＡＤＲ）１をファームウェア実行
うロック（ＣＬＫ）２及び記憶指示イネーブル信号（Ｅ
ＮＢ）３により記憶する（第２図（１）〜（３））。
ウェア実行アドレス（ＡＤＲ）１をファームウェア実行
うロック（ＣＬＫ）２及び記憶指示イネーブル信号（Ｅ
ＮＢ）３により記憶する（第２図（１）〜（３））。
ファームウェアは記憶指示切り換え信号（ＣＨＧ）４を
用いて記憶指示制御回路２０に指示を出すことにより、
記憶指示イネーブル信号（ＥＮＢ）３を順次（第２図り
３）又は１実行間隔（第２図（４））又は任意の間隔を
おいて（第２図（５）〜（６））出力し、ファームウェ
ア実行アドレス（ＡＤＲ）１をファームウェア実行アド
レス記憶回路１０に記憶する。
用いて記憶指示制御回路２０に指示を出すことにより、
記憶指示イネーブル信号（ＥＮＢ）３を順次（第２図り
３）又は１実行間隔（第２図（４））又は任意の間隔を
おいて（第２図（５）〜（６））出力し、ファームウェ
ア実行アドレス（ＡＤＲ）１をファームウェア実行アド
レス記憶回路１０に記憶する。
以上説明したように本発明は、ファームウェア実行アド
レス記憶回路と、ファームウェアにより制御される記憶
指示制御回路と、記憶指示イネーブル信号とを有するこ
とにより、ファームウェアの実行アドレスを順次又は任
意の間隔をおいて記憶可能となる為、少ないハードウェ
ア量で、長期間にわたるファームウェアの実行の軌跡を
知ることか可能となる効果がある。
レス記憶回路と、ファームウェアにより制御される記憶
指示制御回路と、記憶指示イネーブル信号とを有するこ
とにより、ファームウェアの実行アドレスを順次又は任
意の間隔をおいて記憶可能となる為、少ないハードウェ
ア量で、長期間にわたるファームウェアの実行の軌跡を
知ることか可能となる効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の各信号のタイミングチャートである。 １・・・ファームウェア実行アドレス（ＡＤＲ）、２・
・・ファームウェア実行うロック（ＣＬＫ）、３・・・
記憶指示イネーブル信号（ＥＮＢ）、４・・・記憶指示
切り換え信号（ＣＨＧ）、１０・・・ファームウェア実
行アドレス記憶回路、２０・・・記憶指示制御回路。
図の各信号のタイミングチャートである。 １・・・ファームウェア実行アドレス（ＡＤＲ）、２・
・・ファームウェア実行うロック（ＣＬＫ）、３・・・
記憶指示イネーブル信号（ＥＮＢ）、４・・・記憶指示
切り換え信号（ＣＨＧ）、１０・・・ファームウェア実
行アドレス記憶回路、２０・・・記憶指示制御回路。
Claims (1)
- ファームウェアにより制御されるプロセッサを有する情
報処理装置において、前記ファームウェアの実行アドレ
スを記憶するファームウェア実行アドレス記憶回路と、
該ファームウェア実行アドレス記憶回路に対し、前記フ
ァームウェアの指示によりその実行アドレス記憶の間隔
を制御する記憶指示イネーブル信号を発生する記憶指示
制御回路とを具備し、前記ファームウェアが前記記憶指
示制御回路に対し指示を出して順次又は任意のファーム
ウェアの実行間隔においてこのファームウェアの実行ア
ドレスの記憶の制御を行う事を特徴とするアドレストレ
ーサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195518A JPH0243635A (ja) | 1988-08-04 | 1988-08-04 | アドレストレーサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195518A JPH0243635A (ja) | 1988-08-04 | 1988-08-04 | アドレストレーサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0243635A true JPH0243635A (ja) | 1990-02-14 |
Family
ID=16342418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63195518A Pending JPH0243635A (ja) | 1988-08-04 | 1988-08-04 | アドレストレーサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0243635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1059558A4 (en) * | 1998-03-03 | 2004-06-23 | Sharp Kk | METHOD FOR DISTRIBUTING FINE-GRAIN PARTICLES, PRODUCTION METHOD OF A LIQUID CRYSTAL DISPLAY, DEVICE FOR DISTRIBUTING FINE-GRAIN PARTICLES, AND A LIQUID CRYSTAL DISPLAY |
-
1988
- 1988-08-04 JP JP63195518A patent/JPH0243635A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1059558A4 (en) * | 1998-03-03 | 2004-06-23 | Sharp Kk | METHOD FOR DISTRIBUTING FINE-GRAIN PARTICLES, PRODUCTION METHOD OF A LIQUID CRYSTAL DISPLAY, DEVICE FOR DISTRIBUTING FINE-GRAIN PARTICLES, AND A LIQUID CRYSTAL DISPLAY |
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