JPS6261133A - メモリ・アクセス制御装置 - Google Patents
メモリ・アクセス制御装置Info
- Publication number
- JPS6261133A JPS6261133A JP20236085A JP20236085A JPS6261133A JP S6261133 A JPS6261133 A JP S6261133A JP 20236085 A JP20236085 A JP 20236085A JP 20236085 A JP20236085 A JP 20236085A JP S6261133 A JPS6261133 A JP S6261133A
- Authority
- JP
- Japan
- Prior art keywords
- storage device
- control
- address
- base address
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明はメモリ・アクセス制御装ｒＩＬｖｃ関し、特に
データ処理装置における複数の記憶装置に対すルメモリ
・アクセス制御装置に関する。
データ処理装置における複数の記憶装置に対すルメモリ
・アクセス制御装置に関する。
従来、主記憶装置以外に入出力制御又は通信処理制御プ
ログラム及びデータを格納する制御用記憶装置を有する
データ処理装置に於ける各記憶装置への宿、込み制御方
式は、全アドレス空間全分割して各記憶装置に個有のア
ドレス空間金足義し、メモリ書込みアドレスをデコード
してそのアドレスが定義されている唯一の記憶装置のみ
を選択し、指定され友アドレスｖｃ−書込みを実施する
方式となっていた。
ログラム及びデータを格納する制御用記憶装置を有する
データ処理装置に於ける各記憶装置への宿、込み制御方
式は、全アドレス空間全分割して各記憶装置に個有のア
ドレス空間金足義し、メモリ書込みアドレスをデコード
してそのアドレスが定義されている唯一の記憶装置のみ
を選択し、指定され友アドレスｖｃ−書込みを実施する
方式となっていた。
上述した従来の制御方式ではメモＩＪ ’ｔｌ込みアド
レスに依り指定され友唯−の記憶装置のみｖｃ＠込みを
実施する為、例えば主記憶装置と制御用記憶装置の両方
に同一内容のデータを曹き込む必要が発生した場合でも
、まず主記ｔｔ装置ＩＬｖｃ対するアドレスを生成して
メモリ書込みサイクルヲ実施し、次に制御用記憶装置に
対するアドレス全生成してメモリ書込みサイクルを実施
しなければならない。
レスに依り指定され友唯−の記憶装置のみｖｃ＠込みを
実施する為、例えば主記憶装置と制御用記憶装置の両方
に同一内容のデータを曹き込む必要が発生した場合でも
、まず主記ｔｔ装置ＩＬｖｃ対するアドレスを生成して
メモリ書込みサイクルヲ実施し、次に制御用記憶装置に
対するアドレス全生成してメモリ書込みサイクルを実施
しなければならない。
制御用記憶装置ｔを入出力制御用又は通信処理制御用と
して使用する場合、主記憶装置と制御用記憶装置とに同
一の制御用テーブルを用意し、常にそのテーブルの内容
を一致させていなければならない。このような場合、前
述しｔ従来技術では、同一データ全書込むにもかかわら
ず主記憶装置への書込みサイクルと制御用記憶装置への
書込みサイクル全個別に実施する為、制御用テーブルに
対する書込みの頻度に依りパフォーマンスが低下してし
まう欠点がある。
して使用する場合、主記憶装置と制御用記憶装置とに同
一の制御用テーブルを用意し、常にそのテーブルの内容
を一致させていなければならない。このような場合、前
述しｔ従来技術では、同一データ全書込むにもかかわら
ず主記憶装置への書込みサイクルと制御用記憶装置への
書込みサイクル全個別に実施する為、制御用テーブルに
対する書込みの頻度に依りパフォーマンスが低下してし
まう欠点がある。
本発明のメモリ・アクセス制御装置は複数の記ｔｗｉａ
に同一サイクルで同時書込みを実施するモードか又は何
れか一つの記憶装置に書込みを実施するモードかを指示
するモード切換手段と各書込みモードのベース・アドレ
スを前記モード切換え手段からの指示に依り生成するベ
ース・アドレス生成手段と金有している。
に同一サイクルで同時書込みを実施するモードか又は何
れか一つの記憶装置に書込みを実施するモードかを指示
するモード切換手段と各書込みモードのベース・アドレ
スを前記モード切換え手段からの指示に依り生成するベ
ース・アドレス生成手段と金有している。
次に、本発明の実施例について図面を参照して説明する
。
。
図面は本発明の一実施例を示す。図において、この実施
例は主記憶装置６と制御用記憶装置７とを持つデータ処
理装置で、モード切換フリップフロップ（Ｆ／Ｆ）２お
よびベース・アドレス生成手段３を有し、これらモード
切換Ｆ／Ｆ ２およびベース・アドレス生成手段３は
マイクロφプログラムにより制御される。ベース・アド
レス生成手段３はベース・アドレス・レジスタ４とベー
ス・アドレス・セレクタ５がら構成され、モード切換指
示１２１ｃ依りベース・アドレス・レジスタ４１Ｃ格納
されたベース・アドレスと中央処理ｆｉｔ等から与えら
れる実アドレスのベース・ア）”ｔ／Ｘ部１部上３選択
して制御用記憶装置７のベース書アドレス１４として出
力する１マイクロ拳デコーダ１はマイクロ命令８をデコ
ードしてモード切換制御信号９．ベース・アドレス・レ
ジスタ・セット指示１０、及び各部制御信号１１を主面
する。主記憶装置６と制御用記憶装置７のアドレスのオ
フセット部には実アドレスのオフセント部１５を直接入
力する。
例は主記憶装置６と制御用記憶装置７とを持つデータ処
理装置で、モード切換フリップフロップ（Ｆ／Ｆ）２お
よびベース・アドレス生成手段３を有し、これらモード
切換Ｆ／Ｆ ２およびベース・アドレス生成手段３は
マイクロφプログラムにより制御される。ベース・アド
レス生成手段３はベース・アドレス・レジスタ４とベー
ス・アドレス・セレクタ５がら構成され、モード切換指
示１２１ｃ依りベース・アドレス・レジスタ４１Ｃ格納
されたベース・アドレスと中央処理ｆｉｔ等から与えら
れる実アドレスのベース・ア）”ｔ／Ｘ部１部上３選択
して制御用記憶装置７のベース書アドレス１４として出
力する１マイクロ拳デコーダ１はマイクロ命令８をデコ
ードしてモード切換制御信号９．ベース・アドレス・レ
ジスタ・セット指示１０、及び各部制御信号１１を主面
する。主記憶装置６と制御用記憶装置７のアドレスのオ
フセット部には実アドレスのオフセント部１５を直接入
力する。
全アドレス空間が２４ビツトのアドレスでアクセスされ
、ベース・アドレス全上位８ビツトオフセツト・アドレ
スを下位１６ビツトと定義し、主記憶装置６はベース・
アドレス（００）ｘａカラ（ＥＦ）迄の１５メガ・バイ
トのアドレス空間、制御用記憶装置７はベース・アドレ
ス（Ｆｏ）１６から（ＦＦ）１８迄の１メガ書バイトの
アドレス空間ｋＷしているシステム金考える（（ＸＸ）
１６は１６進数を示す）このシステムに於いて主記憶装
置ｔ６のベース書アドレス（００ｈａ の空間でオフ
セット−アドレス（００００）１ｇ から（ＯＯＯＦ）
ｌ、迄１６バイトのテーブルが作成されておりこのテー
ブルと同一内容のテーブルが制御用記憶装置７内のベー
ス書アドレス（ＦＯ）１６の空間で同一オフセットアド
レスに置かれている。
、ベース・アドレス全上位８ビツトオフセツト・アドレ
スを下位１６ビツトと定義し、主記憶装置６はベース・
アドレス（００）ｘａカラ（ＥＦ）迄の１５メガ・バイ
トのアドレス空間、制御用記憶装置７はベース・アドレ
ス（Ｆｏ）１６から（ＦＦ）１８迄の１メガ書バイトの
アドレス空間ｋＷしているシステム金考える（（ＸＸ）
１６は１６進数を示す）このシステムに於いて主記憶装
置ｔ６のベース書アドレス（００ｈａ の空間でオフ
セット−アドレス（００００）１ｇ から（ＯＯＯＦ）
ｌ、迄１６バイトのテーブルが作成されておりこのテー
ブルと同一内容のテーブルが制御用記憶装置７内のベー
ス書アドレス（ＦＯ）１６の空間で同一オフセットアド
レスに置かれている。
上記１６バイトのテーブルに対して書き換えを実施する
場合はまずマイクロ命令にて制御用記憶装置７日のテー
ブルのベース−アドレス（ＦＯ）１ａをベース・アドレ
ス・レジスタ４１Ｃセントし、次に別のマイクロ命令に
てモード切換Ｆ／Ｆ ２ ｋ同時書込みモードにする。
場合はまずマイクロ命令にて制御用記憶装置７日のテー
ブルのベース−アドレス（ＦＯ）１ａをベース・アドレ
ス・レジスタ４１Ｃセントし、次に別のマイクロ命令に
てモード切換Ｆ／Ｆ ２ ｋ同時書込みモードにする。
続いて主記憶装置ｔ６内のテーブルのベース争アドレス
を各々１３．１５のラインを経由して主記憶装置６に入
力する。同時にベース・アドレス生成手段３では同時書
込みモードなので、ベース・アドレス・レジスタ４に格
納され文制御用記憶装置７のテーブルのベース・アドレ
スをベース・アドレス・セレクタ５１Ｃ依って選択し制
御用記憶装置１７に与える。制御用記ｔｉ！装菫７のオ
フセット・アドレスは主記憶装置１６と同一のアドレス
が与えられる。以上の操作により中央処理装置等から主
記憶装置６の共通テーブル書き換えの為のアドレスが出
力されると制御用記憶装置７のテーブルも同時に書き換
える様にテーブル・アドレスが与えられる。この時点で
書込み指示が出されると、主記憶装置６．制御用記憶装
置７は各々に与えられたアドレスで同一サイクルで同一
データの書き換えを実行する。両記憶装置に対スるメモ
リサイクルの時間が相違する場合は遅い方のサイクル時
間に一致させる様に速い方のサイクル時間を延長する制
御が必要となる。
を各々１３．１５のラインを経由して主記憶装置６に入
力する。同時にベース・アドレス生成手段３では同時書
込みモードなので、ベース・アドレス・レジスタ４に格
納され文制御用記憶装置７のテーブルのベース・アドレ
スをベース・アドレス・セレクタ５１Ｃ依って選択し制
御用記憶装置１７に与える。制御用記ｔｉ！装菫７のオ
フセット・アドレスは主記憶装置１６と同一のアドレス
が与えられる。以上の操作により中央処理装置等から主
記憶装置６の共通テーブル書き換えの為のアドレスが出
力されると制御用記憶装置７のテーブルも同時に書き換
える様にテーブル・アドレスが与えられる。この時点で
書込み指示が出されると、主記憶装置６．制御用記憶装
置７は各々に与えられたアドレスで同一サイクルで同一
データの書き換えを実行する。両記憶装置に対スるメモ
リサイクルの時間が相違する場合は遅い方のサイクル時
間に一致させる様に速い方のサイクル時間を延長する制
御が必要となる。
又本実施例ではモード切換手段全マイクロ命令で制御さ
れるモード切換Ｆ／Ｆ ２として実現しているが、別の
方法としてアドレス・ラインの内容をデコードしてもし
主記憶装ｒＩ！、６の共通テーブルを示している場合は
制御用記憶装置のアドレスを変換して同時書込みを制御
する形態も可能である。
れるモード切換Ｆ／Ｆ ２として実現しているが、別の
方法としてアドレス・ラインの内容をデコードしてもし
主記憶装ｒＩ！、６の共通テーブルを示している場合は
制御用記憶装置のアドレスを変換して同時書込みを制御
する形態も可能である。
以上説明したように本発明は複数の記憶装置の書込みモ
ード切換手段と、各書込みモードのベース・アドレス生
成手段とを有することに依り同一データを複数の記憶装
置に同時書込み可能とな）。
ード切換手段と、各書込みモードのベース・アドレス生
成手段とを有することに依り同一データを複数の記憶装
置に同時書込み可能とな）。
複数の記憚装宜内に共通テーブルを作成する場合ｉｃ１
回だけの書込みサイクルで作成され、このような共通テ
ーブル作成の頻度が多い制御プログラムに対するパフォ
ーマンスを向上させる効果がある。
回だけの書込みサイクルで作成され、このような共通テ
ーブル作成の頻度が多い制御プログラムに対するパフォ
ーマンスを向上させる効果がある。
図面は本発明の一実施例のブロック図である。
１・・・・・・マイクロ・デコーダ、２・・・・・・モ
ード切換フリップ・フロップ（Ｆ／Ｆ）、３・・・・・
・ペースφアドレス生成手ｆＲ，４・・・・・・ベース
−アドレス・レジスタ、５・・・・・・ベース−アドレ
ス自セレクタ、６・山・・主記憶装置、７・・・・・・
制御用記憶装置、８・・・・・・マイクロ命令、９・・
・・・・モード切換制御信号、１０・・・・・・ベース
・アドレス−レジスタ０セツト指示、１１・・・・・・
各部制御信号、１２・・・・・・モード切換指示、１３
・・・・・・実アドレスのベース・アドレス部、１４・
・・・・・制御用記ｔ１ｉ装置のベース・アドレス、１
５・・・・・・実アドレスのオフセット・アドレス部。 代理人 弁理士 内 原 晋、、、、、、’ｊＪ
、 、’、、ｓ−。
ード切換フリップ・フロップ（Ｆ／Ｆ）、３・・・・・
・ペースφアドレス生成手ｆＲ，４・・・・・・ベース
−アドレス・レジスタ、５・・・・・・ベース−アドレ
ス自セレクタ、６・山・・主記憶装置、７・・・・・・
制御用記憶装置、８・・・・・・マイクロ命令、９・・
・・・・モード切換制御信号、１０・・・・・・ベース
・アドレス−レジスタ０セツト指示、１１・・・・・・
各部制御信号、１２・・・・・・モード切換指示、１３
・・・・・・実アドレスのベース・アドレス部、１４・
・・・・・制御用記ｔ１ｉ装置のベース・アドレス、１
５・・・・・・実アドレスのオフセット・アドレス部。 代理人 弁理士 内 原 晋、、、、、、’ｊＪ
、 、’、、ｓ−。
Claims (1)
- 主記憶装置と制御用記憶装置とを持つデータ処理装置に
於いて、主記憶装置と制御用記憶装置に対する書込み動
作時に、同一サイクルで両方の記憶装置に同時書込みを
実施するモードか又は何れか一方の記憶装置に書込みを
実施するモードかを指示するモード切換手段と、各書込
みモードのベース・アドレスを前記モード切換手段から
の指示に依り生成するベース・アドレス生成手段とを有
し、主記憶装置と制御用記憶装置の両記憶装置に対して
同一サイクルで同時書込みを実施することを特徴とする
メモリ・アクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20236085A JPS6261133A (ja) | 1985-09-11 | 1985-09-11 | メモリ・アクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20236085A JPS6261133A (ja) | 1985-09-11 | 1985-09-11 | メモリ・アクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6261133A true JPS6261133A (ja) | 1987-03-17 |
Family
ID=16456216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20236085A Pending JPS6261133A (ja) | 1985-09-11 | 1985-09-11 | メモリ・アクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6261133A (ja) |
-
1985
- 1985-09-11 JP JP20236085A patent/JPS6261133A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910003592B1 (ko) | 부분 서입 제어장치 | |
| JP2818529B2 (ja) | 情報記憶装置 | |
| JPS6122817B2 (ja) | ||
| US5051890A (en) | Program/data memory employed in microcomputer system | |
| JPS6261133A (ja) | メモリ・アクセス制御装置 | |
| JPS6148174B2 (ja) | ||
| JP2595992B2 (ja) | 電子楽器 | |
| JPS6346855B2 (ja) | ||
| JPS61253559A (ja) | マイクロプロセツサ | |
| JP2002544619A (ja) | 専用ポインタメモリを使用するオブジェクト指向処理 | |
| JPS60225253A (ja) | 情報処理装置 | |
| JPS6232818B2 (ja) | ||
| JPH01269140A (ja) | メモリ拡張回路 | |
| JPS6041133A (ja) | 制御プログラム修正方式 | |
| JPS63198137A (ja) | 制御記憶回路 | |
| JPS6031646A (ja) | デ−タ処理装置 | |
| JPS63177236A (ja) | デユアルメモリアクセス回路 | |
| JPS59225450A (ja) | マイクロプログラム制御装置 | |
| JPH02238533A (ja) | メモリ回路 | |
| JPS63123137A (ja) | アドレス一致信号発生方式 | |
| JPS635773B2 (ja) | ||
| JPH02116077A (ja) | 論理合成機能付メモリ | |
| JPS6346858B2 (ja) | ||
| JPS59186048A (ja) | マイクロプログラム制御方式 | |
| JPS5941008A (ja) | シ−ケンスコントロ−ル回路 |