JPH0245827A - レジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレジスタに関し、更に詳述すれば、複数系統の
バスに接続された複数ビットのレジスタに関する。

〔従来の技術〕

マイクロプロセッサ等では、複数系統のバスに接続され
た複数ビットのレジスタが使用される。

第４図はそのようなレジスタの従来例として、２系統の
８ビツトデータバスに接続された８ビツトレジスタの構
成を示す略示回路図である。

図中１は８ビツト構成のレジスタを示し、それぞれが１
ビツトレジスタである第１の単位レジスタ１−１〜第８
の単位レジスタ１−８にて構成されている。

Ａ及びＢはそれぞれ８ビー／　ト構成の第１及び第２の
データバスであり、それぞれビｙ　）Ｏ（１−ａ、１ｂ
）〜ビット７（８−ａ、８−ｂ）にて構成されている。

そして、第１の単位レジスタ１−１は第１のデータバス
Ａのビット０（１−ａ）と第２のデータバスＢのビット
０（１−ｂ）に、第２の単位レジスタ１−２は第１のデ
ータバスＡのビットＨ２−ａ）と第２のデータバスＢの
ビット１（２−ｂ）に、・・・というようにそれぞれの
単位レジスタ１−１〜１−８が第１及び第２のデータバ
スＢのそれぞれ対応するビットに接続されている。

各単位レジスタ１−１〜１−８は同一構成である。

たとえば第１の単位レジスタ１−１は、二つのインバー
タ２，３１三つのトランジスタ４．５．６．二つのクロ
ックドインバータ７．８等で構成されている。

より具体的には、トランジスタ４の一端は第１のデータ
バスＡのビット０（１−ａ）に、トランジスタ５の一端
は第２のデータバスＢのビット０（１−ｂ）に、また両
トランジスタ４，５の他端はトランジスタ６の一端及び
インバータ２の入力端に接続され、インバータ２の出力
端はインバータ３の入力端及びクロックドインバータ７
．８の入力端に接続され、インバータ３の出力端がトラ
ンジスタ６の他端に接続されている。またクロ７クドイ
ンバータフの出力端は第１のデータバスＡのビット０（
１−ａ）に、クロ７クドインバータ８の出力端は第２の
データバスＢのビット０（１−ｂ）にそれぞれ接続され
ている。

そして、トランジスタ４のゲートには図示しない第１の
アドレスバスの値をデコードして得られる書込信号ＷＲ
ａが、またトランジスタ５のゲートには図示しない第２
のアドレスバスの値をデコードして得られる書込信号Ｗ
Ｒｂがそれぞれ与えられる。トランジスタ６のゲートに
は、込信号ＷＲａと書込信号ＷＲｂとが共に“０”であ
る場合に”１″となる信号（ＷＲａ　＋　ＷＲｂ）が与
えられている。更に、クロックドインバータ７及び８の
ゲートにはそれぞれ図示しない第１のアドレスバスの値
をデコードして得られる続出信号ＲＤａ及び第２のアド
レスバスの値をデコードして得られる続出信号ＲＤｂが
与えられている。

他の単位レジスタ１−２〜１−８も同様に、トランジス
タ４．５の一端及びクロックドインバータ７．８の出力
端が第１及び第２のデータバスＢの対応するビットにそ
れぞれ接続されている。

このような構成の従来のレジスタの動作について以下に
説明する。

第１のデータバスＡに第１の単位レジスタ１−１の値を
読出す場合、図示しない第１のアドレスバスを通じて続
出信号ＲＤａを“１′にすることによりクロックドイン
バータ７をオンさせる。これにより、第１のデータバス
Ａのビット０（１−ａ）に第１の単位レジスタ１−１の
データが読出される。

この場合、同時に第２の単位レジスタ１−２〜第８の単
位レジスタ１−８の値が第１のデータバスＡのビットＨ
２−ａ）〜ビット７（８−ａ）に読出される。

一方、第１のデータバスＡから第１の単位レジスタ１−
１に値を書込む場合、第１のデータバスＡのピッ）０（
１−ａ）に書込むべき値を設定すると共に、図示しない
第１のアドレスバスを通じて書込信号ＷＲａを“１′″
にすることによりトランジスタ４をオンさせる。これに
より、第１のデータバスＡのビット０（１−ａ）からト
ランジスタ４を介して信号が伝送されて第１の単位レジ
スタ１−１に値が書込まれる。

この場合、同時に第２の単位レジスタ１−２〜第８の単
位レジスタ１−８にも第１のデータバスＡのビット１　
（２−ａ）〜ビット？（８−ａ）の値が書込まれる。

第２のデータバスＢに第１の単位レジスタ１−１の値を
読出す場合及び第２のデータバスＢから第１の単位レジ
スタ１−１に値を書込む場合も上述同様の手順である。

以上のように従来のレジスタでは、第１の単位レジスタ
１−１に値を書込む場合には必ず他の単位レジスタ１−
２〜１−８にも同時に同じ値が書込まれる。従って、単
位レジスタ１−１の値のみ書換える必要が生じた場合、
単位レジスタ１−２〜１−８には書換え以前と同じ値を
再度書込む必要があり、リード・モディファイ・ライト
サイクルと称される一連の読データの読出し・書込みを
連続して行う。

第５図はそのような手順を示すタイミングチャートであ
る。

第５図において、続出信号ＲＤａが“１”である期間に
おいて、第１のデータバスＡに単位レジスタ１−１〜１
−８の値が読出される。第５図の場合、単位レジスタ１
−１−１−４の４ビツトは総て“１′″、単位レジスタ
１−５〜１−８の４ビツトは総て“０”で第１のデータ
バスＡの値は１６！ｌ：表示で“０Ｐ１６”になる。

この後、第１のデータバスＡに接続された図示しない第
１の中央処理装置がビット０（１−ａ）を“０”に変更
した値“０Ｅ１６”を第１のデータバスＡに出力し、書
込信号−Ｒａを“１”にする、これにより、第１の単位
レジスタ１−１には“０”が書込まれてその値が“１″
から“Ｏ′″に書換えられる。また他の単位レジスタ１
−２〜１−８にはそれ以前と同じ値が書込まれるので書
換えは行われない。

このような処理により、単位レジスタｌ−１の値のみを
書換えることが可能である。

〔発明が解決しようとする課題〕

ところで、２系統のバス＾、Ｂの双方が第１の単位レジ
スタ１−１をそれぞれ異なる値に書換えるリード・モデ
ィファイ・ライトサイクルが同時に発生した場合には、
正確な処理が行えないという問題が生じる。以下、第６
図のタイミングチャートを参照して説明する。

たとえば、図示しない第１の中央処理装置が第１のデー
タバスＡを通じて第１の単位レジスタ１−１の値を１“
１”から“０”に書換え、図示しない第２の中央処理装
置が第２のデータバスＢを通じて第１の単位レジスタ１
−１の値を０”から“１“に書換えるリード・モディフ
ァイ・ライトサイクルを同時に発生した場合、続出信号
ＲＤａ　、書込信号ＷＲａ及び第１のデータバスＡにつ
いては上述の第５図に示した例と同様に動作する。そし
て、続出信号ＲＤａが“ｌ”である期間と書込信号ＷＲ
ａが“１”である期間との間の期間に続出信号ＲＤｂが
“１”になり、第２のデータバスＢに１６進数“０Ｆｔ
６”が読出され、書込信号−Ｒａが“１”から“０”に
変化した後に図示しない第２の中央処理装置が１６進数
“ＯＦ、６”のビット？（８−ａ）を′１“に書換えた
値、即ちＩＦＩ　６”を第２のデータバスＢへ出力し、
書込信号ＷＲｂを°１”にする。

この際、第８の単位レジスタ１−８は１０”から′１”
に書換えられるが、第１の単位レジスタ１−１は“０”
から“ドに書換えられた後、再度“Ｏ”に書換えられて
しまう。

以上のように、従来のレジスタを単に２系統のバスに接
続するのみにては、二つの中央処理装置が同時にリード
・モディファイド・ライトサイクルを発生した場合にそ
れぞれにとって予期しないデータの変化が発生する可能
性がある。

本発明は、以上のような事情に謹みてなされたものであ
り、レジスタの値を変更する場合、リード・モディファ
イ・ライトサイを実行することなく、単なるデータの書
込みのみで値の変更が可能なレジスタの提供を目的とす
る。

〔課題を解決するための手段〕

本発明のレジスタは、レジスタを構成するそれぞれの単
位レジスタのセット／リセット信号を、データバスの総
てのビットとレジスタへの書込み信号をデコードした結
果に対応させている。

〔作用〕

本発明のレジスタでは、データバス及びレジスタへの書
込み信号をデコードし、ある単位レジスタが接続された
ビット以外のデータバスのビット総てが“ｌ”の状態で
レジスタへの書込み信号が発生した場合はその単位レジ
スタに対してリセット信号を発生し、ある単位レジスタ
が接続されたビット以外のデータバスのビット総てが“
０”の状態でレジスタへ書込み信号が発生した場合はそ
の単位レジスタに対してセット信号が発生される。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係るレジスタの構成を示す回路図であ
る。

第１図において、１は本発明のレジスタを示し、ここで
は８ビツト構成とする。そして、この本発明のレジスタ
は、それぞれが１ビ、トレジスタである第１の単位レジ
スタ１−１〜第８の単位レジスタ１−８にて構成されて
いる。

Ａ及びＢはそれぞれ８ビツト構成の第１及び第２のデー
タバスであり、それぞれビン）Ｏ（１−ａ、１−ｂ）〜
ビット７（８−ａ、８−ｂ）にて構成されている。そし
て、第１の単位レジスタ１１は第１のデータバスＡのビ
ット０（１−ａ）と第２のデータバスＢのビット０（１
−ｂ）に接続されている。以下同様に、第２の単位レジ
スタｌ−２は第１のデータバスＡのビット１（２−ａ）
と第２のデータバスＢのビット１（２−ｂ）に、・・・
というように順次接続されている。

また、信号線１−ｃ〜８−ｃには第１のデータバスＡの
ビン）１−ａ〜８−ａそれぞれの反転信号が与えられ、
信号線１−ｄ〜８−ｄには第２のデータバスＡのピッ）
１−ｂ〜８−ｂそれぞれの反転信号が与えられる。これ
らの反転信号はインバータを使用することにより容易に
生成可能である。

各単位レジスタ１−１〜１−８はそれぞれ、ラッチを構
成する二つのインバータ２，３．二つのクロックドイン
バータ７．８及び１６個のトランジスタ等にて構成され
ている。

たとえば、第１の単位レジスタ１−１は、インバータ２
の入力端がトランジスタ４−１．２−ｅ、３−ｅ・・・
８−ｅと直列に接続され、インバータ３の出力端が５−
１゜２−ｇ＋３−ｇ・・・８−ｇに直列に接続され、イ
ンバータ２の出力端がトランジスタ４−２．２−ｆ、３
−ｆ・・・８−ｆと直列に接続され、インバータ３の入
力端が５−２．２−ｈ。

３−ｈ・・・８−ｈに直列に接続されている。

また、クロックドインバータフの出力端は第１のデータ
バスＡのビット０（１−ａ）に、クロックドインバータ
８の出力端は第２のデータバスＢのビット０（１−ｂ）
にそれぞれ接続され、両クロックドインバータ７．８の
入力端はトランジスタ２の出力端及びトランジスタ３の
入力端に接続されている。

そして、トランジスタ４−１及び４−２のゲートには図
示しない第１のアドレスバスの値をデコードして得られ
る書込信号−Ｒａが、またトランジスタ５−１及び５−
２のゲートには図示しない第２のアドレスバスの値をデ
コードして得られる書込信号ＷＲｂがそれぞれ与えられ
ている。更に、クロックドインバータ７及び８のゲート
にはそれぞれ図示しない第１のアドレスバスの値をデコ
ードして得られる続出信号ＲＤａ及び第２のアドレスバ
スの値をデコードして得られる続出信号ＲＤｂが与えら
れている。

なお、トランジスタ４−１及び４−２には書込信号ＷＲ
ａが、同２ｅ〜８−ｅには第１のデータバスＡの各ビッ
トが、同２−ｆ〜Ｂ−ｆには第１のデータバスＡの各ビ
ットの反転信号がそれぞれゲートに与えられている。そ
して、これらのトランジスタはインバータ２及び３によ
り構成されるラッチに第１のデータバスＡの値と書込信
号ＷＲａの状態に従って“１”または“０”の値を設定
するためのトランジスタであり、トランジスタ４−１及
び２−ｅ〜８−ｅの総てがオンであれば、ラッチは“０
″に設定され、トランジスタ４−２及び２−ｆ〜８−ｆ
の総てがオンであればランチは“１′に設定される。そ
れ以外の場合にはラッチの値は変化しない。

同様に、トランジスタ５−１及び５−２には書込信号−
Ｒｂが、同２−ｇ〜Ｂ−ｇには第２のデータバスＢの各
ビットが、同２−ｈ〜Ｂ−ｈには第２のデータバスＢの
各ピントの反転信号がそれぞれゲートに与えられている
。これらのトランジスタはインバータ２及び３により構
成されるラッチを第２のデータバスＢの値と書込信号Ｗ
Ｒｂの状態に従ってセットまたはリセットすることによ
り、“１”または“０”の値を書込むためのセット／リ
セット信号発生回路を構成する。そして、トランジスタ
５−１及び２−ｇ〜Ｂ−８のトランジスタの総てがオン
であれば、ラッチは“０”に設定され、トランジスタ５
−２及び２−ｈ〜８−ｈの総てがオンであればラッチは
′″１”に設定される。それ以外の場合にはランチの値
は変化しない。

以下、上述の如き構成の本発明のレジスタの動作につい
て、その動作状態を示す第２図のタイミングチャートを
参照して説明する。

初期状態において、第１の単位レジスタ１１は“０”に
、第８の単位レジスタ１−８は“１′にそれぞれの値が
設定されているとする。

第１のデータバスＡを通じて第１の単位レジスタ１−１
を“１”に書換える場合、まず第１のデータバスＡを１
６進数“ＦＨ１６”にし、そのｔ＆書込信号−Ｒａを“
１″にする。これにより、トランジスタ４−１及び２−
ｅ〜Ｂ−ｅの総てがオンになり、インバータ３の出力が
強制的に０″にされて単位レジスタ１−１のインバータ
２．３にて構成されているラッチの値が反転され、第１
の単位レジスタ１−１は“０“に書換えられる。

この際、偽の単位レジスタ１−２〜１−８は、第１のデ
ータバスＡのビット０（１−ａ）及び第１のデータバス
Ａが反転されたたビットＨ２−ｃ）〜ビット７（８Ｃ）
が“０”であるため直列に接続されたトランジスタ２−
ｆ〜８−ｆの内の少なくとも一つがオフになり、これに
よりそれぞれの値が書換えられることはない。

第２のデータバスＢを通じて第８の単位レジスタ１−８
を“ドに書換える場合には、第２のデータバスＢを１６
進数“８０＋ｓ”とし、書込信号−Ｒｂを“１”にすれ
ばよい。

これにより上述の単位レジスタ１−１の場合と同様に、
第８の単位レジスタ１−８のみが“ｌ”に書換えられる
。

第３図の表は、第１のデータバスＡまたは第２のデータ
バスＢに設定すべき値と第１の単位レジスタ１−１〜第
８の単位レジスタｌ−８の値の変化の状態を示したもの
である。

この第３図の表から明らかな如く、データバスの１ビツ
トのみが“１″で他のビット総てが“Ｏ”、あるいは逆
に１ピントのみが“Ｏ”で他の総てのビットが“１＃で
ある場合に、単位レジスタ１−１〜１−８の内の１ビツ
トのみが°ｌ”または“θ′になり、他のビットは変化
しない、また、データバスの総てのビットが“ｌ“また
は“０”である場合、単位レジスタ１１〜１−８の総て
のビットが一斉に°Ｏ″また“１”になる、データバス
が上記以外の値である場合、単位レジスタ１−１〜１−
８の値は変化しない。

従って、第１のデータバスＡと第２のデータバスＢとか
らのデータの書込みがどのようなタイミングで発生して
も、同時に同一の単位レジスタｌ−１〜１−８の値を書
換える処理でない限り、予期しないレジスタの値の書換
えが発生することは無い。

なお上記実施例では、インバータ、トランジスタ及びク
ロックドインバータで構成されるＭＯ５集積回路による
実施例を示したが、他の論理集積回路あるいはその組合
わせにて同様の機能の回路を構成することは勿論可能で
ある。

また上記実施例では８ビツトレジスタについて説明した
が、これに限るものではない。

〔発明の効果〕

以上に説明したように、本発明のレジスタによれば、レ
ジスタのセット／リセットをデータバス総てのビットと
レジスタへの書込信号とをデコードした結果得られる信
号で行い、この結果、レジスタを構成する単位ビットの
一つずつに“１”または“０”の値を書込むようにして
いるので、複数のバスから同時にデータの書込みを行っ
た場合にも、予期しないデータの書換えは回避される。

【図面の簡単な説明】

第１図は本発明のレジスタの一実施例を示す回路図、第
２図はそのタイミングチャート、第３図は本発明のレジ
スタにデータを書込む際のデータる。 Ａ・・・第１のデータバス　　Ｂ・・・第２のデータバ
ス　　ｌ・・・レジスタ　１−１−１−８・・・単位レ
ジスタ２、３　・・・インバータ　　４−１．４−２．
５−１．５−２．２−ｅ〜Ｂ−ｅ。 ２−ｆ〜８−ｒ＋　２−ｇ〜８−８．２−ｈ〜８−ｈ・
・・トランジスタなお、各図中同一符号は同−又は相当
部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、“１”又は“０”の信号値を保持するｎ個の単位レ
   ジスタに複数のｎビットデータバスそれぞれの対応する
   ビットが接続され、それぞれのデータバスからの信号の
   書込みを行わせる書込信号が与えられることにより“１
   ”または“０”が書込まれるべくなしてあるｎビットレ
   ジスタにおいて、 それぞれの単位レジスタに対応する前記データバスのビ
   ットが“１”で他の総てのビットが“０”であり且つ書
   込信号が与えられた場合はその単位レジスタをセットし
   て“１”を書込み、それぞれの単位レジスタに対応する
   前記データバスのビットが“０”で他の総てのビットが
   “１”である場合はその単位レジスタをリセットして“
   ０”を書込む回路を前記複数のデータバスそれぞれに対
   応して備えたことを特徴とするレジスタ。