JPH0245938A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0245938A JPH0245938A JP19687588A JP19687588A JPH0245938A JP H0245938 A JPH0245938 A JP H0245938A JP 19687588 A JP19687588 A JP 19687588A JP 19687588 A JP19687588 A JP 19687588A JP H0245938 A JPH0245938 A JP H0245938A
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- gate electrode
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- resist
- forming
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に係り、特にＧａＡ
ｓＦＥＴ等のゲート電極の配線抵抗を低減できるゲート
電極の形成方法に関するものである。
ｓＦＥＴ等のゲート電極の配線抵抗を低減できるゲート
電極の形成方法に関するものである。
高周波用電界効果トランジスタ、とりわけＧａＡｓを用
いたショットキバリア型電界効果トランジスタ（ＧａＡ
ｓＭＥＳＦＥＴ）は、ＳＬバイポーラトランジスタの特
性限界を打破するマイクロ波トランジスタとしてすでに
実用化され、多くの実績をあげている。マイクロ波領域
における性能指数として、下式に示すＦＥＴの小信号特
性を表すＭＡＧ（ｍａｘｉｍｕｍ ａｖａｉｌａｂｌｅ
ｇａｉｎ）がよく用いられる。
いたショットキバリア型電界効果トランジスタ（ＧａＡ
ｓＭＥＳＦＥＴ）は、ＳＬバイポーラトランジスタの特
性限界を打破するマイクロ波トランジスタとしてすでに
実用化され、多くの実績をあげている。マイクロ波領域
における性能指数として、下式に示すＦＥＴの小信号特
性を表すＭＡＧ（ｍａｘｉｍｕｍ ａｖａｉｌａｂｌｅ
ｇａｉｎ）がよく用いられる。
ここで、
ｆＴ：カットオフ周波数
ｆ ：動作周波数
ｇｄｓ ニドレインコンダクタンス
Ｒヨ：ゲート電極の配線抵抗
ＲＩ：ソース・ドレイン間チャンネル抵抗Ｒ１：ソース
電極の配線抵抗 Ｌｌ：共通電源リードインダクタンス Ｃｄｇ ニドレイン・ゲート間容量 である。
電極の配線抵抗 Ｌｌ：共通電源リードインダクタンス Ｃｄｇ ニドレイン・ゲート間容量 である。
これより、高周波化、高利得化を図るためにはゲート長
の短縮によりｆＴの増大、Ｌ＋Ｌ＋Ｒｄｌ＋Ｃｄｆ等の
寄生因子の低減を計ることが重要である。
の短縮によりｆＴの増大、Ｌ＋Ｌ＋Ｒｄｌ＋Ｃｄｆ等の
寄生因子の低減を計ることが重要である。
高周波化、高利得化のため電極パターンの微細化が進む
につれ電極の配線抵抗、とりわけゲート電極の配線抵抗
Ｒ，の増大が素子性能を劣化させる大きな要因となって
きている。
につれ電極の配線抵抗、とりわけゲート電極の配線抵抗
Ｒ，の増大が素子性能を劣化させる大きな要因となって
きている。
配線抵抗Ｒ５を低減する方法としては、一般的にはゲー
ト電極の断面積を増大させる方法が採用される。従来例
としては、周知の写真製版技術およびリフトオフ技術を
駆使し、レジスト厚を増加することにより単にゲート電
極の厚みを増加させる方法が主流である。
ト電極の断面積を増大させる方法が採用される。従来例
としては、周知の写真製版技術およびリフトオフ技術を
駆使し、レジスト厚を増加することにより単にゲート電
極の厚みを増加させる方法が主流である。
この種の電解効果トランジスタ等のゲート電極は、第４
図（ａ）〜（ｄ）のようにして形成される。すなわち、
まず、第４図（ａ）に示すように、基板１の主面上にレ
ジストを塗布した後、ホトリソグラフィーによりゲート
パターニングを行い、レジストパターン２を形成する。
図（ａ）〜（ｄ）のようにして形成される。すなわち、
まず、第４図（ａ）に示すように、基板１の主面上にレ
ジストを塗布した後、ホトリソグラフィーによりゲート
パターニングを行い、レジストパターン２を形成する。
次に、第４図（ｂ）に示すように、ゲート電極部をリセ
スエッチングしてリセス溝３を形成する。次いで、第４
図（Ｃ）に示すよう、に、全面にゲート電極材料５を蒸
着する。さらに、第４図（ｄ）に示すように、リフトオ
フ法等により不要のゲート電極材料５およびレジストパ
ターン２を除去することによりゲート電極４が形成され
る。
スエッチングしてリセス溝３を形成する。次いで、第４
図（Ｃ）に示すよう、に、全面にゲート電極材料５を蒸
着する。さらに、第４図（ｄ）に示すように、リフトオ
フ法等により不要のゲート電極材料５およびレジストパ
ターン２を除去することによりゲート電極４が形成され
る。
高周波用電解効果トランジスタの性能向上のために、ゲ
ート長Ｌｇの短縮化およびゲート抵抗Ｒｇの低減が求め
られている。従来技術では、ゲート長Ｌｇの短縮化のた
めゲートパターンを細くしてゲート金属５を蒸着により
形成しているが、ゲート電極４の断面は台形もしくは三
角形状になり、電極部の増加に対する電極断面積の増加
率が小さくゲート抵抗Ｒｇの増加を招く。したがって、
従来例ではゲート抵抗Ｒｇの増加を抑制してゲート長Ｌ
ｇを短縮化することができないという問題点があった。
ート長Ｌｇの短縮化およびゲート抵抗Ｒｇの低減が求め
られている。従来技術では、ゲート長Ｌｇの短縮化のた
めゲートパターンを細くしてゲート金属５を蒸着により
形成しているが、ゲート電極４の断面は台形もしくは三
角形状になり、電極部の増加に対する電極断面積の増加
率が小さくゲート抵抗Ｒｇの増加を招く。したがって、
従来例ではゲート抵抗Ｒｇの増加を抑制してゲート長Ｌ
ｇを短縮化することができないという問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、ゲート抵抗Ｒｇの増加を抑制してゲート長
Ｌｇを短縮化できる半導体装置の製造方法を得ることを
目的とする。
れたもので、ゲート抵抗Ｒｇの増加を抑制してゲート長
Ｌｇを短縮化できる半導体装置の製造方法を得ることを
目的とする。
（課題を解決するための手段〕
この発明に係る請求項 （１）に記載の発明は、半導体
基板上に第１のレジストパターンをマスクにしてリセス
領域を形成した後、下部ゲート電極を形成し、その後、
前記下部ゲート電極上に第２のレジストパターンをマス
クにして蒸着またはメッキにより断面丁字形のゲート電
極を形成するものである。
基板上に第１のレジストパターンをマスクにしてリセス
領域を形成した後、下部ゲート電極を形成し、その後、
前記下部ゲート電極上に第２のレジストパターンをマス
クにして蒸着またはメッキにより断面丁字形のゲート電
極を形成するものである。
また、この発明に係る請求項 （２）に記載の発明は、
半導体基板上にゲート電極長に相当する開孔部を有する
第１のレジストパターンを形成した後、被覆層を全面に
形成し、その後、前記被覆層上にオーバハング状の第２
のレジストパターンを形成し、次いで、前記第１のレジ
ストパターンをマスクにしてリセス領域を形成した後、
全面にゲート電極材料を被覆させ、次に、前記第１．第
２のレジストパターンおよび不要なゲート電極材料を除
去し断面丁字形のゲート電極を形成するものである。
半導体基板上にゲート電極長に相当する開孔部を有する
第１のレジストパターンを形成した後、被覆層を全面に
形成し、その後、前記被覆層上にオーバハング状の第２
のレジストパターンを形成し、次いで、前記第１のレジ
ストパターンをマスクにしてリセス領域を形成した後、
全面にゲート電極材料を被覆させ、次に、前記第１．第
２のレジストパターンおよび不要なゲート電極材料を除
去し断面丁字形のゲート電極を形成するものである。
この発明の請求項 （１）に記載の発明においては、細
いゲートパターンにてゲート長を短縮化した下部ゲート
電極の上部に幅広の上部ゲート電極を形成して断面丁字
形のゲート電極を形成するものであり、ゲート長の短縮
化とともに、ゲート断面積を増加させたことからゲート
抵抗の増加が抑制され、高周波特性も向上する。
いゲートパターンにてゲート長を短縮化した下部ゲート
電極の上部に幅広の上部ゲート電極を形成して断面丁字
形のゲート電極を形成するものであり、ゲート長の短縮
化とともに、ゲート断面積を増加させたことからゲート
抵抗の増加が抑制され、高周波特性も向上する。
また、この発明の請求項 （２）に記載の発明において
は、被覆層に形成したオーバハング状のレジストパター
ンを用いて断面丁字形のゲート電極を形成することから
、ゲート電極の配線抵抗が低減される。
は、被覆層に形成したオーバハング状のレジストパター
ンを用いて断面丁字形のゲート電極を形成することから
、ゲート電極の配線抵抗が低減される。
（実施例）
以下、この発明の一実施例を図面について説明する。
第１図（ａ）〜（ｈ）はこの発明の請求項（１）に記載
の発明の一実施例を示す工程断面図である。まず、第１
図（ａ）に示すように、半導体基板１の主面上にレジス
トを塗布した後、ホトリソグラフィーにより細いゲート
パターンニングを行い、第１のレジストパターン２を形
成する。次に、第１図（ｂ）に示すように、ゲート電極
部をリセスエッチングしてリセス領域３を形成する。
の発明の一実施例を示す工程断面図である。まず、第１
図（ａ）に示すように、半導体基板１の主面上にレジス
トを塗布した後、ホトリソグラフィーにより細いゲート
パターンニングを行い、第１のレジストパターン２を形
成する。次に、第１図（ｂ）に示すように、ゲート電極
部をリセスエッチングしてリセス領域３を形成する。
次いで、第１図（Ｃ）に示すように、ゲート電極材料５
を蒸着する。次に、第１図（ｄ）に示すように、リフト
オフ法等により不要のゲート電極材料５および第１のレ
ジストパターン２を除、去して下部ゲート電極４ａを形
成した後、下部ゲート電極４ａが埋め込まれるように新
たなレジスト２′を全面に塗布する。その後、第１図（
ｅ）に示すように、反応性イオンエツチング（以下ＲＩ
Ｅと略す）等によりレジスト２′の薄層化を行い、下部
ゲート電極４ａの頂部がレジスト２′の表面に露出する
まで除去する。さらに、第１図（ｆ）に示すように、全
面にレジストを塗布しホトリソグラフィーにてパターニ
ングを行い、ゲート電極４ａの上部に開口部を有する第
２のレジストパターン６を形成する。次に、第１図（ｇ
）に示すように、下部ゲート電極４ａの露出部表面を軽
くエツチングして、下部ゲート電極４ａの上部と同様な
ゲート電極材料７を蒸着する。次いで、第１図（ｈ）に
示すように、リフトオフ法等によりレジスト２′、第２
のレジストパターン６および不要なゲート電極材料７を
除去し、下部ゲート電極４ａ上に幅広の上部ゲート電極
４ｂを得る。その後、熱処理を行うことにより下部ゲー
ト電極４ａと上部ゲート電極４ｂを一体化させ、断面丁
字形のゲート電極４を形成する。
を蒸着する。次に、第１図（ｄ）に示すように、リフト
オフ法等により不要のゲート電極材料５および第１のレ
ジストパターン２を除、去して下部ゲート電極４ａを形
成した後、下部ゲート電極４ａが埋め込まれるように新
たなレジスト２′を全面に塗布する。その後、第１図（
ｅ）に示すように、反応性イオンエツチング（以下ＲＩ
Ｅと略す）等によりレジスト２′の薄層化を行い、下部
ゲート電極４ａの頂部がレジスト２′の表面に露出する
まで除去する。さらに、第１図（ｆ）に示すように、全
面にレジストを塗布しホトリソグラフィーにてパターニ
ングを行い、ゲート電極４ａの上部に開口部を有する第
２のレジストパターン６を形成する。次に、第１図（ｇ
）に示すように、下部ゲート電極４ａの露出部表面を軽
くエツチングして、下部ゲート電極４ａの上部と同様な
ゲート電極材料７を蒸着する。次いで、第１図（ｈ）に
示すように、リフトオフ法等によりレジスト２′、第２
のレジストパターン６および不要なゲート電極材料７を
除去し、下部ゲート電極４ａ上に幅広の上部ゲート電極
４ｂを得る。その後、熱処理を行うことにより下部ゲー
ト電極４ａと上部ゲート電極４ｂを一体化させ、断面丁
字形のゲート電極４を形成する。
第２図（ａ）〜（ｄ）はこの発明の請求項（１）に記載
の発明の他の実施例を示す工程断面図である。この実施
例では第１図（ａ）〜（ｅ）までと同様の工程を経た後
、第２図（ａ）に示すように、メッキ下地金属８を蒸着
等により形成する。
の発明の他の実施例を示す工程断面図である。この実施
例では第１図（ａ）〜（ｅ）までと同様の工程を経た後
、第２図（ａ）に示すように、メッキ下地金属８を蒸着
等により形成する。
次に、第２図（ｂ）に示すように、第１図（ｆ）と同様
に第２のレジストパターン６を形成する。
に第２のレジストパターン６を形成する。
次いで、第２図（Ｃ）に示すように、金メッキにより上
部ゲート電極４ｃを形成する。さらに、第２図（ｄ）に
示すように、第２のレジストパターン６を除去し、余分
なメッキ下地金属８およびレジスト２′を除去する。こ
の場合、メッキ下地金属８の除去のため第２のレジスト
パターン６の除去後、メッキ下地金属８を除去し、その
後レジスト２′を除去するので、第２のレジストパター
ン６はポジ型、レジスト２′はネガ型が良い。上記プロ
セスを行い、下部ゲート電極４ａの上にメッキにて幅広
の上部ゲート電極４ｃを得て断面丁字形のゲート電極４
を形成する。
部ゲート電極４ｃを形成する。さらに、第２図（ｄ）に
示すように、第２のレジストパターン６を除去し、余分
なメッキ下地金属８およびレジスト２′を除去する。こ
の場合、メッキ下地金属８の除去のため第２のレジスト
パターン６の除去後、メッキ下地金属８を除去し、その
後レジスト２′を除去するので、第２のレジストパター
ン６はポジ型、レジスト２′はネガ型が良い。上記プロ
セスを行い、下部ゲート電極４ａの上にメッキにて幅広
の上部ゲート電極４ｃを得て断面丁字形のゲート電極４
を形成する。
第３図（ａ）〜（ｈ）はこの発明の請求項（２）に記載
の発明の半導体装置の製造方法の一実施例を示すもので
、ＧａＡｓＭＥＳＦＥＴの主要工程を示す断面図である
。
の発明の半導体装置の製造方法の一実施例を示すもので
、ＧａＡｓＭＥＳＦＥＴの主要工程を示す断面図である
。
まず、第３図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１１上に周知の気相エピタキシャル成長法などにより
生成されたｎ型ＧａＡｓ半導体層１２の表面に、例えば
ＡｕＧｅ （合金）、ＮｉおよびＡｕの３層からなるソ
ース電極１３およびドレイン電極１４が所定間隔で形成
された試料を用意する。この後、第３図（ｂ）に示すよ
うに、ソース電極１３とドレイン電極１４の間の所望の
位置にゲート長に相当する開孔部を有し、他を被覆する
第１のレジストパターン１５を形成する。
板１１上に周知の気相エピタキシャル成長法などにより
生成されたｎ型ＧａＡｓ半導体層１２の表面に、例えば
ＡｕＧｅ （合金）、ＮｉおよびＡｕの３層からなるソ
ース電極１３およびドレイン電極１４が所定間隔で形成
された試料を用意する。この後、第３図（ｂ）に示すよ
うに、ソース電極１３とドレイン電極１４の間の所望の
位置にゲート長に相当する開孔部を有し、他を被覆する
第１のレジストパターン１５を形成する。
続いて、第３図（ｅ）に示すように、第１のレジストパ
ターン１５上および開孔部の全域にわたり被覆層１６を
周知の蒸着法等により形成する。この場合、被覆層１６
は後述するエツチングにより容易に除去でき、かつ被着
時に第１のレジストパターン１５を変質させないような
もので、さらに、第１のレジストパターン１５に対する
第２のレジストパターン１７の影響を防止できるもので
あれば金属膜でも絶縁膜であってもよい。次いで、第３
図（ｄ）に示すように、被覆層１６上の第１のレジスト
パターン１５０開孔部に相応する位置に第１のレジスト
パターン１５の開孔部形状と同等もしくはそれ以上の大
きさの開孔部を有する第２のレジストパターン１７を形
成する。この場合、第２のレジストパターン１７は後述
するゲートリフトオフ時のリフトオフ性を良くするため
、周知の溶媒浸漬法等によりオーバハング状の断面形状
を有するようにする。しかる後、第３図（ｅ）に示すよ
うに、第２のレジストパターン１７をマスクとして、第
１のレジストパターン１５上および第１のレジストパタ
ーン１５の開孔部の露出した被覆層１６をエツチングに
より除去する。次いで、第３図（ｆ）に示すように、第
１のレジストパターン１５をマスクとしてその開孔部か
ら所定のピンチオフ電圧あるいは所定のドレイン電流と
なるようにｎ型ＧａＡｓ半導体層１２に対しエツチング
を行い、リセス領域１８を形成する。続いて、第３図（
ｇ）に示すように、所定のゲート電極材料１９′、例え
ばＡＪｌをリセス領域１８の表面から第１のレジストパ
ターン１５の表面までの厚さと同等かそれ以上の厚さで
形成する。すなわち、リセス領域１８から成長してきた
Ａｆｌと第１のレジストパターン１５上に形成されたＡ
λが連結できる厚さに形成する。その後、不要な第１の
レジストパターン１５．被覆層１６゜第２のレジストパ
ターン１７および第２のレジストパターン１７上のゲー
ト電極材料１９′をリフトオフ等により除去することに
より、第３図（ｈ）に示すように、リセス領域１８に断
面Ｔ字形のゲート電極１９を得る。
ターン１５上および開孔部の全域にわたり被覆層１６を
周知の蒸着法等により形成する。この場合、被覆層１６
は後述するエツチングにより容易に除去でき、かつ被着
時に第１のレジストパターン１５を変質させないような
もので、さらに、第１のレジストパターン１５に対する
第２のレジストパターン１７の影響を防止できるもので
あれば金属膜でも絶縁膜であってもよい。次いで、第３
図（ｄ）に示すように、被覆層１６上の第１のレジスト
パターン１５０開孔部に相応する位置に第１のレジスト
パターン１５の開孔部形状と同等もしくはそれ以上の大
きさの開孔部を有する第２のレジストパターン１７を形
成する。この場合、第２のレジストパターン１７は後述
するゲートリフトオフ時のリフトオフ性を良くするため
、周知の溶媒浸漬法等によりオーバハング状の断面形状
を有するようにする。しかる後、第３図（ｅ）に示すよ
うに、第２のレジストパターン１７をマスクとして、第
１のレジストパターン１５上および第１のレジストパタ
ーン１５の開孔部の露出した被覆層１６をエツチングに
より除去する。次いで、第３図（ｆ）に示すように、第
１のレジストパターン１５をマスクとしてその開孔部か
ら所定のピンチオフ電圧あるいは所定のドレイン電流と
なるようにｎ型ＧａＡｓ半導体層１２に対しエツチング
を行い、リセス領域１８を形成する。続いて、第３図（
ｇ）に示すように、所定のゲート電極材料１９′、例え
ばＡＪｌをリセス領域１８の表面から第１のレジストパ
ターン１５の表面までの厚さと同等かそれ以上の厚さで
形成する。すなわち、リセス領域１８から成長してきた
Ａｆｌと第１のレジストパターン１５上に形成されたＡ
λが連結できる厚さに形成する。その後、不要な第１の
レジストパターン１５．被覆層１６゜第２のレジストパ
ターン１７および第２のレジストパターン１７上のゲー
ト電極材料１９′をリフトオフ等により除去することに
より、第３図（ｈ）に示すように、リセス領域１８に断
面Ｔ字形のゲート電極１９を得る。
このように、上記実施例では中間に被覆層１６を有し、
開孔部形状の異なる第１のレジストパターン１５および
第２のレジストパターン１７の２層レジスト構造を適用
することによりゲート電極１９が丁字形の断面形状を有
するように形成され、ゲート電極１９の断面積が増大し
ゲート電極１９の配線抵抗が容易に低減でき、素子高性
能化が達成できる。
開孔部形状の異なる第１のレジストパターン１５および
第２のレジストパターン１７の２層レジスト構造を適用
することによりゲート電極１９が丁字形の断面形状を有
するように形成され、ゲート電極１９の断面積が増大し
ゲート電極１９の配線抵抗が容易に低減でき、素子高性
能化が達成できる。
なお、上記実施例ではＧａＡｓＭＥＳＦＥＴの場合につ
いて述べたが、他の材料からなる電界効果トランジスタ
に対しても広く適用できる。
いて述べたが、他の材料からなる電界効果トランジスタ
に対しても広く適用できる。
以上説明したように、この発明の請求項（１）に記載の
発明は、ゲート長の短いゲート下部電極上に幅広のゲー
ト上部電極を形成した後、これら上下部ゲート電極を一
体化処理して断面丁字形のゲート電極を形成するので、
ゲート長の短縮化と共に、ゲート断面積が増大し、ゲー
ト抵抗の低減が実現できる。
発明は、ゲート長の短いゲート下部電極上に幅広のゲー
ト上部電極を形成した後、これら上下部ゲート電極を一
体化処理して断面丁字形のゲート電極を形成するので、
ゲート長の短縮化と共に、ゲート断面積が増大し、ゲー
ト抵抗の低減が実現できる。
また、この発明の請求項 （２）に記載の発明は、下層
にゲート電極に相応する開孔部を有するレジストパター
ンおよび被覆層を経て、その上部に下層のレジストパタ
ーンと同等以上の開孔部を有するレジストパターンから
なる２層レジスト構造を採用することにより、ゲート電
極を丁字形状に形成するようにしたので、ゲート長の短
縮化とともに、ゲート電極の断面積が増大できることか
らゲート電極の配線抵抗が低減でき、素子高性能化が容
易に達成できる効果がある。
にゲート電極に相応する開孔部を有するレジストパター
ンおよび被覆層を経て、その上部に下層のレジストパタ
ーンと同等以上の開孔部を有するレジストパターンから
なる２層レジスト構造を採用することにより、ゲート電
極を丁字形状に形成するようにしたので、ゲート長の短
縮化とともに、ゲート電極の断面積が増大できることか
らゲート電極の配線抵抗が低減でき、素子高性能化が容
易に達成できる効果がある。
第１図はこの発明の一実施例を示すゲート電極の形成方
法の工程断面図、第２図はこの発明の他の実施例を示す
工程断面図、第３図はこの発明のさらに他の実施例を示
す工程断面図、第４図は従来のゲート電極の形成方法を
示す工程断面図である。 図において、１は半導体基板、２は第１のレジストパタ
ーン、３はリセス溝、４はゲート電極、５はゲート電極
材料、６は第２のレジストパター。 ン、７はゲート電極材料、８はメッキ下地金属、１１は
半絶縁性ＧａＡｓ基板、１２はｎ型ＧａＡｓ半導体層、
１３はソース電極、１４はドレイン電極、１５は第１の
レジストパターン、１６は被覆層、１７は第２のレジス
トパターン、１８はリセス領域、１９はゲート電極であ
る。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１ Ｌコ ｒ−（’ＪＦ）Ｌｎ 第 図 第 図
法の工程断面図、第２図はこの発明の他の実施例を示す
工程断面図、第３図はこの発明のさらに他の実施例を示
す工程断面図、第４図は従来のゲート電極の形成方法を
示す工程断面図である。 図において、１は半導体基板、２は第１のレジストパタ
ーン、３はリセス溝、４はゲート電極、５はゲート電極
材料、６は第２のレジストパター。 ン、７はゲート電極材料、８はメッキ下地金属、１１は
半絶縁性ＧａＡｓ基板、１２はｎ型ＧａＡｓ半導体層、
１３はソース電極、１４はドレイン電極、１５は第１の
レジストパターン、１６は被覆層、１７は第２のレジス
トパターン、１８はリセス領域、１９はゲート電極であ
る。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１ Ｌコ ｒ−（’ＪＦ）Ｌｎ 第 図 第 図
Claims (2)
- （１）半導体基板上に第１のレジストパターンを形成す
る工程、この第１のレジストパターンをマスクにしてリ
セスエッチングを行いリセス領域を形成する工程、前面
にゲート金属を蒸着し、前記リセス領域に下部ゲート電
極を形成する工程、前記第１のレジストパターンおよび
不要なゲート電極材料を除去した後、全面に前記下部ゲ
ート電極が埋め込まれるようにレジストを塗布し、その
後、前記下部ゲート電極が突出するように前記レジスト
をエッチングする工程、前記レジスト上に直接またはメ
ッキ下地金属を介して第２のレジストパターンを形成す
る工程、全面に上部ゲート電極材料を蒸着またはメッキ
により被覆させる工程、前記レジスト、第２のレジスト
パターンおよび不要な上部ゲート電極材料を除去して断
面Ｔ字形のゲート電極を形成する工程を含むことを特徴
とする半導体装置の製造方法。 - （２）半導体基板上に第１のレジストパターンを形成す
る工程、全面にわたり所定厚みの被覆層を形成する工程
、前記被覆層上の所定位置にオーバハング状の断面形状
を有する第２のレジストパターンを形成する工程、前記
第２のレジストパターンの形成により露出した被覆層を
除去する工程、前記第１のレジストパターンをマスクと
してリセスエッチングを施しリセス領域を形成する工程
、全面に所定厚さにゲート電極材料を被着させる工程、
前記第１、第２のレジストパターンおよび不要なゲート
電極材料を除去し、断面Ｔ字形のゲート電極を形成する
工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19687588A JPH0245938A (ja) | 1988-08-06 | 1988-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19687588A JPH0245938A (ja) | 1988-08-06 | 1988-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245938A true JPH0245938A (ja) | 1990-02-15 |
Family
ID=16365104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19687588A Pending JPH0245938A (ja) | 1988-08-06 | 1988-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0245938A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006334381A (ja) * | 2005-06-06 | 2006-12-14 | Ohinata:Kk | 液体収納容器用ホルダー |
-
1988
- 1988-08-06 JP JP19687588A patent/JPH0245938A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006334381A (ja) * | 2005-06-06 | 2006-12-14 | Ohinata:Kk | 液体収納容器用ホルダー |
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