JPH0645522A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0645522A JPH0645522A JP4199339A JP19933992A JPH0645522A JP H0645522 A JPH0645522 A JP H0645522A JP 4199339 A JP4199339 A JP 4199339A JP 19933992 A JP19933992 A JP 19933992A JP H0645522 A JPH0645522 A JP H0645522A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- capacitor
- forming
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000000034 method Methods 0.000 title description 15
- 239000003990 capacitor Substances 0.000 claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 238000000605 extraction Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 239000010410 layer Substances 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【構成】ＳＳＴとキャパシタを同一半導体チップに形成
する際に、ＳＳＴのベース領域形成用の３層絶縁膜９の
一部をキャパシタ誘電体膜（９ａ）として利用する。 【効果】ＴＡＴが短縮できる。
する際に、ＳＳＴのベース領域形成用の３層絶縁膜９の
一部をキャパシタ誘電体膜（９ａ）として利用する。 【効果】ＴＡＴが短縮できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にバイポーラ・トランジスタとキャパシタとを
同一半導体チップに集積した半導体装置の製造方法に関
する。
関し、特にバイポーラ・トランジスタとキャパシタとを
同一半導体チップに集積した半導体装置の製造方法に関
する。
【０００２】
【従来の技術】従来、ベース，エミッタ間がセルフアラ
イン構造となるバイポーラ・トランジスタとキャパシタ
とを形成する場合、図３（ａ）に示すように、ｐ型シリ
コン基体１とｎ型エピタキシャル層４の境界部に選択的
にｎ+ 型埋込層３を形成した半導体基板の表面部に選択
的にフィールド酸化膜２を形成してトランジスタ形成領
域を区画し、ポリシリコン膜を堆積してフィールド酸化
膜２上にキャパシタ下部電極用のポリシリコン膜５，ト
ランジスタ形成領域の一部に接触するコレクタコンタク
ト電極用のポリシリコン膜６およびトランジスタ形成領
域の他の部分に酸化シリコン膜２ａを介してベース引出
電極となるポリシリコン膜７を形成する。次に、ポリシ
リコン膜にリンまたはボロンを注入して、図３（ｂ）に
示すように、リンドープトポリシリコン膜６ａ、ボロン
ドープトポリシリコン膜５ａ，７ａを形成する。次に、
ボロンドープトポリシリコン膜５ａを窒化シリコン膜な
どで選択的に被覆して、図４に示すように、キャパシタ
誘電体膜８を形成する。
イン構造となるバイポーラ・トランジスタとキャパシタ
とを形成する場合、図３（ａ）に示すように、ｐ型シリ
コン基体１とｎ型エピタキシャル層４の境界部に選択的
にｎ+ 型埋込層３を形成した半導体基板の表面部に選択
的にフィールド酸化膜２を形成してトランジスタ形成領
域を区画し、ポリシリコン膜を堆積してフィールド酸化
膜２上にキャパシタ下部電極用のポリシリコン膜５，ト
ランジスタ形成領域の一部に接触するコレクタコンタク
ト電極用のポリシリコン膜６およびトランジスタ形成領
域の他の部分に酸化シリコン膜２ａを介してベース引出
電極となるポリシリコン膜７を形成する。次に、ポリシ
リコン膜にリンまたはボロンを注入して、図３（ｂ）に
示すように、リンドープトポリシリコン膜６ａ、ボロン
ドープトポリシリコン膜５ａ，７ａを形成する。次に、
ボロンドープトポリシリコン膜５ａを窒化シリコン膜な
どで選択的に被覆して、図４に示すように、キャパシタ
誘電体膜８を形成する。
【０００３】次に、図５（ａ）に示すように、全面に厚
さ１１０ｎｍの窒化シリコン膜９ａ、厚さ２００ｎｍの
酸化シリコン膜９ｂおよび厚さ１５０ｎｍの窒化シリコ
ン膜９ｃを堆積し、トランジスタ形成領域（図４のＡ
部）にイオンエッチングにより開口を形成し、バッファ
ドフッ酸により酸化シリコン膜９ｂのサイドエッチング
を行なう。次に厚さ１１０ｎｍの窒化シリコン膜９ｄを
堆積し、エッチバックを行ない、図５（ｂ）に示すよう
に、側壁スペーサ９ｅを形成し、酸化シリコン膜２ａの
エッチングを行ないｎ型エピタキシャル層４の表面を露
出させるとともに、図示のように開口部の絶縁部の酸化
シリコン膜２ａをえぐる。
さ１１０ｎｍの窒化シリコン膜９ａ、厚さ２００ｎｍの
酸化シリコン膜９ｂおよび厚さ１５０ｎｍの窒化シリコ
ン膜９ｃを堆積し、トランジスタ形成領域（図４のＡ
部）にイオンエッチングにより開口を形成し、バッファ
ドフッ酸により酸化シリコン膜９ｂのサイドエッチング
を行なう。次に厚さ１１０ｎｍの窒化シリコン膜９ｄを
堆積し、エッチバックを行ない、図５（ｂ）に示すよう
に、側壁スペーサ９ｅを形成し、酸化シリコン膜２ａの
エッチングを行ないｎ型エピタキシャル層４の表面を露
出させるとともに、図示のように開口部の絶縁部の酸化
シリコン膜２ａをえぐる。
【０００４】次に、図５（ｃ）に示すように、厚さ３５
０ｎｍのノンドープポリシリコン膜Ｂを堆積する。この
とき、前述したえぐりとった部分をポリシリコン膜で埋
める。熱処理を行ない、ボロンドープトポリシリコン膜
７ａからのボロンの拡散により、ベース引出電極７ｂと
ｎ型エピタキシャル層４の表面部にｐ+ 型拡散層１０ａ
を形成する。次にノンドープポリシリコン膜７ａを選択
的に除去したのち、図５（ｂ）に示すように、熱酸化に
より厚さ７０ｎｍの酸化シリコン膜９ｆを形成する。
０ｎｍのノンドープポリシリコン膜Ｂを堆積する。この
とき、前述したえぐりとった部分をポリシリコン膜で埋
める。熱処理を行ない、ボロンドープトポリシリコン膜
７ａからのボロンの拡散により、ベース引出電極７ｂと
ｎ型エピタキシャル層４の表面部にｐ+ 型拡散層１０ａ
を形成する。次にノンドープポリシリコン膜７ａを選択
的に除去したのち、図５（ｂ）に示すように、熱酸化に
より厚さ７０ｎｍの酸化シリコン膜９ｆを形成する。
【０００５】次いで、ボロンイオンを注入し、厚さ１５
０ｎｍの窒化シリコン膜を堆積し、押込拡散を行ない、
図５（ｅ）に示すように、ｐ+ 型のグラフトベース領域
１０ｂ、ｐ型ベース領域１０ｃを形成する。
０ｎｍの窒化シリコン膜を堆積し、押込拡散を行ない、
図５（ｅ）に示すように、ｐ+ 型のグラフトベース領域
１０ｂ、ｐ型ベース領域１０ｃを形成する。
【０００６】次に、前述の窒化シリコン膜の異方性エッ
チングを行ない側壁スペーサ９ｇを形成し、側壁スペー
サ９ｇで囲まれたエミッタ形成用の開口部底面の酸化シ
リコン膜９ｆを除去する。このときの全体の状態を図６
（ａ）に示す。ただし、絶縁膜９は、窒化シリコン膜９
ａ、酸化シリコン膜９ｂおよび窒化シリコン膜９ｃの３
層膜である。
チングを行ない側壁スペーサ９ｇを形成し、側壁スペー
サ９ｇで囲まれたエミッタ形成用の開口部底面の酸化シ
リコン膜９ｆを除去する。このときの全体の状態を図６
（ａ）に示す。ただし、絶縁膜９は、窒化シリコン膜９
ａ、酸化シリコン膜９ｂおよび窒化シリコン膜９ｃの３
層膜である。
【０００７】次に、図６（ｂ）に示すように、絶縁膜９
を容量領域１１のみ選択的にエッチングしてキャパシタ
誘電体膜８の表面の主要部を露出させ、ポリシリコン膜
の成膜後ヒ素を注入し、パターニングを行ないキャパシ
タ上部電極１２およびエミッタ電極１４を形成し、熱拡
散によりｎ型エミッタ領域１３を形成する。次に、図７
（ｂ）に示すように層間絶縁膜１８を形成し、キャパシ
タ下部電極５ａ、キャパシタ上部電極１２、コレクタコ
ンタクト電極（６ａ）、ベース引出電極７ｂ、およびエ
ミッタ電極１４の上部にコンタクト孔をあけバリアメタ
ル膜１５を電極部分に選択的に形成し、キャパシタ下部
電極配線１６、キャパシタ上部電極配線１７、コレクタ
電極配線１９、ベース電極配線２０、エミッタ電極配線
２１を形成するという手順であった。
を容量領域１１のみ選択的にエッチングしてキャパシタ
誘電体膜８の表面の主要部を露出させ、ポリシリコン膜
の成膜後ヒ素を注入し、パターニングを行ないキャパシ
タ上部電極１２およびエミッタ電極１４を形成し、熱拡
散によりｎ型エミッタ領域１３を形成する。次に、図７
（ｂ）に示すように層間絶縁膜１８を形成し、キャパシ
タ下部電極５ａ、キャパシタ上部電極１２、コレクタコ
ンタクト電極（６ａ）、ベース引出電極７ｂ、およびエ
ミッタ電極１４の上部にコンタクト孔をあけバリアメタ
ル膜１５を電極部分に選択的に形成し、キャパシタ下部
電極配線１６、キャパシタ上部電極配線１７、コレクタ
電極配線１９、ベース電極配線２０、エミッタ電極配線
２１を形成するという手順であった。
【０００８】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、キャパシタ誘電体膜の成膜工程、及び
フォトレジスト工程が必要であり、ウェーハ製造時の工
程準備期間（ＴＡＴ）が長くなるという問題点があっ
た。
の製造方法では、キャパシタ誘電体膜の成膜工程、及び
フォトレジスト工程が必要であり、ウェーハ製造時の工
程準備期間（ＴＡＴ）が長くなるという問題点があっ
た。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面に選択的にフィールド酸化
膜を形成して第１領域を区画する工程と、前記フィール
ド酸化膜上、および前記第１領域表面に第１絶縁膜を介
してそれぞれポリシリコン膜からなるキャパシタ下部電
極およびベース引出電極を形成する工程と、第２絶縁
膜、第３絶縁膜および第４絶縁膜を堆積し前記ベース引
出電極部上で選択的に除去して開口を形成することによ
り前記第１絶縁膜の表面を露出させ、第５絶縁膜を堆積
し異方性エッチングを行ない前記開口に側壁スペーサを
形成し、異方性エッチングを行なって前記開口部の前記
第１絶縁膜を除去し、ポリシリコン膜を堆積して前記ベ
ース引出電極を前記半導体基板に連結し、グラフトベー
ス領域およびベース領域を形成する工程と、前記キャパ
シタ下部電極上の前記第４絶縁膜および第３絶縁膜を除
去し前記第２絶縁膜をキャパシタ誘電体膜として残す工
程とを有し、同一半導体チップにバイポーラ・トランジ
スタとキャパシタとを集積するというものである。
造方法は、半導体基板の表面に選択的にフィールド酸化
膜を形成して第１領域を区画する工程と、前記フィール
ド酸化膜上、および前記第１領域表面に第１絶縁膜を介
してそれぞれポリシリコン膜からなるキャパシタ下部電
極およびベース引出電極を形成する工程と、第２絶縁
膜、第３絶縁膜および第４絶縁膜を堆積し前記ベース引
出電極部上で選択的に除去して開口を形成することによ
り前記第１絶縁膜の表面を露出させ、第５絶縁膜を堆積
し異方性エッチングを行ない前記開口に側壁スペーサを
形成し、異方性エッチングを行なって前記開口部の前記
第１絶縁膜を除去し、ポリシリコン膜を堆積して前記ベ
ース引出電極を前記半導体基板に連結し、グラフトベー
ス領域およびベース領域を形成する工程と、前記キャパ
シタ下部電極上の前記第４絶縁膜および第３絶縁膜を除
去し前記第２絶縁膜をキャパシタ誘電体膜として残す工
程とを有し、同一半導体チップにバイポーラ・トランジ
スタとキャパシタとを集積するというものである。
【００１０】
【実施例】従来例と同様に図３（ａ），（ｂ）に対応す
る工程の後に、図４に対応するキャパシタ誘電体膜８の
形成を行なわず、図５（ａ）〜（ｅ）に対応する工程を
行なう。このときの状態を図１（ａ）に示す。次に、図
１（ｂ）に示すように、キャパシタ下部電極５ａ上の絶
縁膜９のうち例えば窒化シリコン膜９ｃをＣＦ4 で除去
し、酸化シリコン膜９ｂをバッファードフッ酸で除去
し、窒化シリコン膜９ａをキャパシタ誘電体膜として残
す。この場合バッファードフッ酸を用いることにより酸
化シリコン膜９ｂを窒化シリコン膜９ａに対して選択的
に除去できる。
る工程の後に、図４に対応するキャパシタ誘電体膜８の
形成を行なわず、図５（ａ）〜（ｅ）に対応する工程を
行なう。このときの状態を図１（ａ）に示す。次に、図
１（ｂ）に示すように、キャパシタ下部電極５ａ上の絶
縁膜９のうち例えば窒化シリコン膜９ｃをＣＦ4 で除去
し、酸化シリコン膜９ｂをバッファードフッ酸で除去
し、窒化シリコン膜９ａをキャパシタ誘電体膜として残
す。この場合バッファードフッ酸を用いることにより酸
化シリコン膜９ｂを窒化シリコン膜９ａに対して選択的
に除去できる。
【００１１】以下、従来例に準じて、図２（ａ）に示す
ように、キャパシタ上部電極１２、エミッタコンタクト
電極１４、ｎ型エミッタ領域１３を形成し、図２（ｂ）
に示すように層間絶縁膜１８を堆積し、コンタクト孔を
形成し、バリアメタル膜１５を形成し、キャパシタ下部
電極配線１６，キャパシタ上部電極配線１７，コレクタ
電極配線１９，ベース電極配線２０，エミッタ電極配線
２１を形成する。
ように、キャパシタ上部電極１２、エミッタコンタクト
電極１４、ｎ型エミッタ領域１３を形成し、図２（ｂ）
に示すように層間絶縁膜１８を堆積し、コンタクト孔を
形成し、バリアメタル膜１５を形成し、キャパシタ下部
電極配線１６，キャパシタ上部電極配線１７，コレクタ
電極配線１９，ベース電極配線２０，エミッタ電極配線
２１を形成する。
【００１２】バイポーラトランジスタ（ＳＳＴ）形成に
使用する３層絶縁膜９の一部をキャパシタ誘電体膜とし
て使用するので、工程が簡単になる。
使用する３層絶縁膜９の一部をキャパシタ誘電体膜とし
て使用するので、工程が簡単になる。
【００１３】
【発明の効果】以上説明したように本発明は、バイポー
ラ・トランジスタの形成に使用する絶縁膜の一部をキャ
パシタ誘電体膜として用いることにより、従来必要だっ
たキャパシタ誘電体膜を成膜工程及びフォトレジスト工
程を省略しウェーハ製造時のＴＡＴを短かくできる効果
がある。
ラ・トランジスタの形成に使用する絶縁膜の一部をキャ
パシタ誘電体膜として用いることにより、従来必要だっ
たキャパシタ誘電体膜を成膜工程及びフォトレジスト工
程を省略しウェーハ製造時のＴＡＴを短かくできる効果
がある。
【図１】本発明の一実施例の説明のため（ａ），（ｂ）
に分図して示す工程順断面図である。
に分図して示す工程順断面図である。
【図２】図１に対応する工程の後工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図３】従来例の説明のため（ａ），（ｂ）に分図して
示す工程順断面図である。
示す工程順断面図である。
【図４】図３に対応する工程の後工程の説明のための断
面図である。
面図である。
【図５】図４に対応する工程の後工程の説明のため
（ａ）〜（ｅ）に分図して示す拡大断面図である。
（ａ）〜（ｅ）に分図して示す拡大断面図である。
【図６】図４（ｅ）に対応する断面図である。
【図７】図６に対応する工程の後工程の説明のため
（ａ），（ｂ）に分図して示す断面図である。
（ａ），（ｂ）に分図して示す断面図である。
１ ｐ型シリコン基板 ２ フィールド酸化膜 ２ａ 酸化シリコン膜 ３ ｎ+ 型埋込層 ４ ｎ型エピタキシャル層 ５ ポリシリコン膜 ５ａ ボロンドープトポリシリコン膜 ６ ポリシリコン膜 ６ａ リンドープトポリシリコン膜 ７ ポリシリコン膜 ７ａ ボロンドープトポリシリコン膜 ７ｂ ベース引出電極 ８ キャパシタ誘電体膜 ９ 絶縁膜 ９ａ 窒化シリコン膜 ９ｂ 酸化シリコン膜 ９ｃ 窒化シリコン膜 ９ｄ 窒化シリコン膜 ９ｅ 側壁スペーサ ９ｆ 酸化シリコン膜 ９ｇ 側壁スペーサ １０ａ ｐ+ 型拡散層 １０ｂ グラフトベース領域 １０ｃ ｐ型ベース領域 １１ 容量領域 １２ キャパシタ上部電極 １３ ｎ型エミッタ領域 １４ エミッタコンタクト電極 １５ バリアメタル膜 １６ キャパシタ下部電極配線 １７ キャパシタ上部電極配線 １８ 層間絶縁膜 １９ コレクタ電極配線 ２０ ベース電極配線 ２１ エミッタ電極配線
Claims (1)
- 【請求項１】 半導体基板の表面に選択的にフィールド
酸化膜を形成して第１領域を区画する工程と、前記フィ
ールド酸化膜上、および前記第１領域表面に第１絶縁膜
を介してそれぞれポリシリコン膜からなるキャパシタ下
部電極およびベース引出電極を形成する工程と、第２絶
縁膜、第３絶縁膜および第４絶縁膜を堆積し前記ベース
引出電極部上で選択的に除去して開口を形成することに
より前記第１絶縁膜の表面を露出させ、第５絶縁膜を堆
積し異方性エッチングを行ない前記開口に側壁スペーサ
を形成し、異方性エッチングを行なって前記開口部の前
記第１絶縁膜を除去し、ポリシリコン膜を堆積して前記
ベース引出電極を前記半導体基板に連結し、グラフトベ
ース領域およびベース領域を形成する工程と、前記キャ
パシタ下部電極上の前記第４絶縁膜および第３絶縁膜を
除去し前記第２絶縁膜をキャパシタ誘電体膜として残す
工程とを有し、同一半導体チップにバイポーラ・トラン
ジスタとキャパシタとを集積することを特徴とする半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199339A JP2762851B2 (ja) | 1992-07-27 | 1992-07-27 | 半導体装置の製造方法 |
| US08/096,987 US5336632A (en) | 1992-07-27 | 1993-07-27 | Method for manufacturing capacitor and bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199339A JP2762851B2 (ja) | 1992-07-27 | 1992-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645522A true JPH0645522A (ja) | 1994-02-18 |
| JP2762851B2 JP2762851B2 (ja) | 1998-06-04 |
Family
ID=16406147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4199339A Expired - Lifetime JP2762851B2 (ja) | 1992-07-27 | 1992-07-27 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5336632A (ja) |
| JP (1) | JP2762851B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940018967A (ko) * | 1993-01-30 | 1994-08-19 | 오가 노리오 | 반도체장치 및 그 제조방법 |
| CN1052341C (zh) * | 1993-03-26 | 2000-05-10 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| JP3326267B2 (ja) * | 1994-03-01 | 2002-09-17 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3045928B2 (ja) * | 1994-06-28 | 2000-05-29 | 松下電子工業株式会社 | 半導体装置およびその製造方法 |
| US5684326A (en) * | 1995-02-24 | 1997-11-04 | Telefonaktiebolaget L.M. Ericsson | Emitter ballast bypass for radio frequency power transistors |
| US5552619A (en) * | 1995-05-10 | 1996-09-03 | National Semiconductor Corporation | Capacitor coupled contactless imager with high resolution and wide dynamic range |
| US5547893A (en) * | 1995-12-27 | 1996-08-20 | Vanguard International Semiconductor Corp. | method for fabricating an embedded vertical bipolar transistor and a memory cell |
| JP3695029B2 (ja) * | 1996-08-14 | 2005-09-14 | ソニー株式会社 | 半導体装置の製造方法 |
| US5658821A (en) * | 1996-09-27 | 1997-08-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of improving uniformity of metal-to-poly capacitors composed by polysilicon oxide and avoiding device damage |
| KR100270965B1 (ko) * | 1998-11-07 | 2000-12-01 | 윤종용 | 고속 바이폴라 트랜지스터 및 그 제조방법 |
| US6071789A (en) * | 1998-11-10 | 2000-06-06 | Vanguard International Semiconductor Corporation | Method for simultaneously fabricating a DRAM capacitor and metal interconnections |
| JP2002539609A (ja) | 1999-03-10 | 2002-11-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | バイポーラトランジスタとコンデンサとを有する半導体装置を製造する方法 |
| KR100342870B1 (ko) * | 1999-12-30 | 2002-07-02 | 박종섭 | 복합 반도체장치의 제조 방법 |
| JP2001274257A (ja) * | 2000-03-27 | 2001-10-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6387768B1 (en) * | 2000-08-29 | 2002-05-14 | Semiconductor Components Industries Llc | Method of manufacturing a semiconductor component and semiconductor component thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE87766T1 (de) * | 1986-11-18 | 1993-04-15 | Siemens Ag | Integrierte halbleiterschaltung mit als duennschichtstege auf den die aktiven transistorbereiche trennenden feldoxidbereichen angeordneten lastwiderstaende und verfahren zu ihrer herstellung. |
| US4994887A (en) * | 1987-11-13 | 1991-02-19 | Texas Instruments Incorporated | High voltage merged bipolar/CMOS technology |
| US4805071A (en) * | 1987-11-30 | 1989-02-14 | Texas Instruments Incorporated | High voltage capacitor for integrated circuits |
| US4939099A (en) * | 1988-06-21 | 1990-07-03 | Texas Instruments Incorporated | Process for fabricating isolated vertical bipolar and JFET transistors |
-
1992
- 1992-07-27 JP JP4199339A patent/JP2762851B2/ja not_active Expired - Lifetime
-
1993
- 1993-07-27 US US08/096,987 patent/US5336632A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2762851B2 (ja) | 1998-06-04 |
| US5336632A (en) | 1994-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3180599B2 (ja) | 半導体装置およびその製造方法 | |
| TWI304633B (en) | Semiconductor device and fabricating method thereof | |
| JP2762851B2 (ja) | 半導体装置の製造方法 | |
| JP3132435B2 (ja) | 半導体装置の製造方法 | |
| JPS63258021A (ja) | 接続孔の形成方法 | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JPH01132152A (ja) | 半導体装置の溝型キャパシタセルの製造方法 | |
| JP2666384B2 (ja) | 半導体装置の製造方法 | |
| JPH0728040B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0677428A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2669153B2 (ja) | 半導体装置の製造方法 | |
| JP2002539609A (ja) | バイポーラトランジスタとコンデンサとを有する半導体装置を製造する方法 | |
| JP3242000B2 (ja) | 自己整列されたベース電極を有するバイポーラトランジスタおよびその製造方法 | |
| JP2568638B2 (ja) | 半導体装置の製造方法 | |
| JP3233935B2 (ja) | コンデンサ電極とｍｏｓトランジスタのソース／ドレイン領域との間に接触を製造するための方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JPS61225851A (ja) | 半導体装置及びその製造方法 | |
| US5817570A (en) | Semiconductor structure for an MOS transistor and method for fabricating the semiconductor structure | |
| JPH09213949A (ja) | 半導体装置の製造方法 | |
| JPH0812866B2 (ja) | バイポーラ型半導体装置 | |
| JPS62224077A (ja) | 半導体集積回路装置 | |
| JP3216279B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH11145305A (ja) | 半導体装置の製造方法 | |
| JPS63237471A (ja) | 半導体装置及びその製造方法 | |
| JPH06275633A (ja) | バイポーラ型半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980224 |