JPH0247778B2 - - Google Patents
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- JPH0247778B2 JPH0247778B2 JP59043501A JP4350184A JPH0247778B2 JP H0247778 B2 JPH0247778 B2 JP H0247778B2 JP 59043501 A JP59043501 A JP 59043501A JP 4350184 A JP4350184 A JP 4350184A JP H0247778 B2 JPH0247778 B2 JP H0247778B2
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- JP
- Japan
- Prior art keywords
- cpu
- main
- main cpu
- slave
- bus
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マルチプロセツサシステムに関しさ
らに詳しくは、スレーブ中央処理装置（以下、
CPUと略す。）がメインバスを占有するサイクル
で異常が生じた時に常に正確にメインCPUがス
レーブCPUに関する異常処理ルーチンを実行す
るマルチプロセツサシステムに関する。
らに詳しくは、スレーブ中央処理装置（以下、
CPUと略す。）がメインバスを占有するサイクル
で異常が生じた時に常に正確にメインCPUがス
レーブCPUに関する異常処理ルーチンを実行す
るマルチプロセツサシステムに関する。
［従来の技術］
メインCPUとスレーブCPUとから成る従来の
マルチプロセツサシステムにおいて、スレーブ
CPUがメインバスを使用しているサイクル中に
何らかの異常が検出された場合には、割り込みが
発生しメインCPUによつてスレーブCPUの異常
処理ルーチンが実行されていた。
マルチプロセツサシステムにおいて、スレーブ
CPUがメインバスを使用しているサイクル中に
何らかの異常が検出された場合には、割り込みが
発生しメインCPUによつてスレーブCPUの異常
処理ルーチンが実行されていた。
［発明が解決しようとする課題］
しかし、この場合、異常が検出されて異常処理
ルーチンへ飛ぼうとしてもメインCPU自体にホ
ールトがかけられていてその動作が停止している
時には、メインCPU自体も異常処理ルーチンを
実行できない。又、当然異常があつたためスレー
ブCPUは処理を実行できない。したがつて、メ
インもスレーブも動作が停止したままとなり、シ
ステム全体が機能しなくなつてしまう。
ルーチンへ飛ぼうとしてもメインCPU自体にホ
ールトがかけられていてその動作が停止している
時には、メインCPU自体も異常処理ルーチンを
実行できない。又、当然異常があつたためスレー
ブCPUは処理を実行できない。したがつて、メ
インもスレーブも動作が停止したままとなり、シ
ステム全体が機能しなくなつてしまう。
本発明は、上記の欠点を除去し、マルチプロセ
ツサシステムにおいてスレーブCPUのサイクル
時に異常が検出された場合、常に正確にメイン
CPUによつて異常処理ルーチンが実行される装
置を提供することを目的とする。
ツサシステムにおいてスレーブCPUのサイクル
時に異常が検出された場合、常に正確にメイン
CPUによつて異常処理ルーチンが実行される装
置を提供することを目的とする。
［課題を解決するための手段］
本発明は、
メインバスを使用するメインCPUと、
前記メインバスを使用するスレーブCPUと、
前記メインCPU及び前記スレーブCPUが前記
メインバスを占有する比率を設定するメインバス
占有率設定手段と、 前記スレーブCPUが前記メインバスを使用中
に発生したエラーを検出し、該エラーを検出する
と同時に前記スレーブCPUの前記メインバス占
有比率を０とし、さらにエラーに応答して割込み
信号の発生指示する信号をを出力する異常検出手
段と、 該異常検出手段よりの出力信号に応答して前記
メインCPUを制御する手段に対し初期化を指示
する信号を与え、前記メインCPUがホールト状
態にあつた場合には該ホールト状態を解除すべく
前記メインCPUを制御することを特徴とする。
メインバスを占有する比率を設定するメインバス
占有率設定手段と、 前記スレーブCPUが前記メインバスを使用中
に発生したエラーを検出し、該エラーを検出する
と同時に前記スレーブCPUの前記メインバス占
有比率を０とし、さらにエラーに応答して割込み
信号の発生指示する信号をを出力する異常検出手
段と、 該異常検出手段よりの出力信号に応答して前記
メインCPUを制御する手段に対し初期化を指示
する信号を与え、前記メインCPUがホールト状
態にあつた場合には該ホールト状態を解除すべく
前記メインCPUを制御することを特徴とする。
［実施例］
本発明は、スレーブCPUがメインバスを占有
するサイクルで異常が生じた場合、異常検出回路
がそれを検出し、さらにそれがメインCPUを制
御しているレジスタを操作したり、スレーブ
CPUのメインバス占有率を０にしてメインCPU
がスレーブCPUの異常処理ルーチンを確実に実
行する。
するサイクルで異常が生じた場合、異常検出回路
がそれを検出し、さらにそれがメインCPUを制
御しているレジスタを操作したり、スレーブ
CPUのメインバス占有率を０にしてメインCPU
がスレーブCPUの異常処理ルーチンを確実に実
行する。
本発明は、たとえばメインバスにおけるスレー
ブCPUの占有率を決定するための可変的な数値
を格納するメインバス占有率設定レジスタを備え
メインCPUとスレーブCPUを２者択一的にメイ
ンバスと接続・切断するバスマルチプレクサと、
メインバス上に異常が生じたことを検出する機能
と異常を検出した時に、復旧処理用レジスタに異
常の起きた時の状態をラツチさせる機能とさらに
同時に前記メインバス占有率設定レジスタをクリ
アする機能と前記メインCPUに割り込みを発生
させるための割り込み発生回路にトリガ信号を入
力する機能とを備える異常検出回路と、前記メイ
ンバスとつながり前記メインCPUを制御しさら
に前記割り込み発生回路からの信号によりクリア
されるメインCPU制御レジスタと、前記メイン
バスとつながり前記スレーブCPU制御するスレ
ーブCPU制御レジスタとから構成される。
ブCPUの占有率を決定するための可変的な数値
を格納するメインバス占有率設定レジスタを備え
メインCPUとスレーブCPUを２者択一的にメイ
ンバスと接続・切断するバスマルチプレクサと、
メインバス上に異常が生じたことを検出する機能
と異常を検出した時に、復旧処理用レジスタに異
常の起きた時の状態をラツチさせる機能とさらに
同時に前記メインバス占有率設定レジスタをクリ
アする機能と前記メインCPUに割り込みを発生
させるための割り込み発生回路にトリガ信号を入
力する機能とを備える異常検出回路と、前記メイ
ンバスとつながり前記メインCPUを制御しさら
に前記割り込み発生回路からの信号によりクリア
されるメインCPU制御レジスタと、前記メイン
バスとつながり前記スレーブCPU制御するスレ
ーブCPU制御レジスタとから構成される。
第１図は、本発明の１実施例の概略を示すブロ
ツク図である。メインCPU１とスレーブCPU２
はバスマルチプレクサ５によつてメインバス７と
２者択一的に接続・切断される。又、スレーブ
CPU２のメインバス７を占有する比率はバスマ
ルチプレクサレシオ（以下BMRと略す。）レジ
スタ６によつて決定される。
ツク図である。メインCPU１とスレーブCPU２
はバスマルチプレクサ５によつてメインバス７と
２者択一的に接続・切断される。又、スレーブ
CPU２のメインバス７を占有する比率はバスマ
ルチプレクサレシオ（以下BMRと略す。）レジ
スタ６によつて決定される。
このBMRレジスタ６は、メインバス７の占有
率を最適化するためのものであり、たとえばメイ
ンCPU１に対する負荷が大きく、スレーブCPU
２に対する負荷が小さい時には、このBMRレジ
スタ６の値を小さくし（すなわち、メインバス７
におけるメインCPU１の占有率を大きくしスレ
ーブCPU２の占有率を小さくすることである。）
メインCPU１とスレーブCPU２の処理の同期化
を計ることができる。
率を最適化するためのものであり、たとえばメイ
ンCPU１に対する負荷が大きく、スレーブCPU
２に対する負荷が小さい時には、このBMRレジ
スタ６の値を小さくし（すなわち、メインバス７
におけるメインCPU１の占有率を大きくしスレ
ーブCPU２の占有率を小さくすることである。）
メインCPU１とスレーブCPU２の処理の同期化
を計ることができる。
異常検出回路３は、メインバス７上での異常を
検出しさらにトリガ信号３６をエラーコードレジ
スタ（以下、ECRレジスタと略す。）２２に出力
しECRレジスタ２２にバスの異常状態をラツチ
することを指示する。ECRレジスタ２２は、信
号３２を使つて異常状態をラツチするものであ
る。
検出しさらにトリガ信号３６をエラーコードレジ
スタ（以下、ECRレジスタと略す。）２２に出力
しECRレジスタ２２にバスの異常状態をラツチ
することを指示する。ECRレジスタ２２は、信
号３２を使つて異常状態をラツチするものであ
る。
メインプロセツサコントロールレジスタ（以下
MCRレジスタと略す。）２１は、信号３４によつ
てメインCPU１を直接制御するためのものであ
る。さらに説明すると、メインCPU１は、メイ
ンバス７上のメインCPU制御信号３１を用いて
MCRレジスタ２１の内容を操作し、その操作さ
れた結果によつて再びメインCPU１が制御され
るのである。つまりメインCPU１はMCRレジス
タ２１を介して自分で自分を制御しているわけで
ある。又、スレーブプロセツサコントロールレジ
スタ（以下SCRレジスタと略す。）２３は、信号
３９によつてスレーブCPU２を制御するレジス
タであり、その内容は、メインCPU１が、メイ
ンバス７及びスレーブCPU制御信号３３を使つ
て操作する。
MCRレジスタと略す。）２１は、信号３４によつ
てメインCPU１を直接制御するためのものであ
る。さらに説明すると、メインCPU１は、メイ
ンバス７上のメインCPU制御信号３１を用いて
MCRレジスタ２１の内容を操作し、その操作さ
れた結果によつて再びメインCPU１が制御され
るのである。つまりメインCPU１はMCRレジス
タ２１を介して自分で自分を制御しているわけで
ある。又、スレーブプロセツサコントロールレジ
スタ（以下SCRレジスタと略す。）２３は、信号
３９によつてスレーブCPU２を制御するレジス
タであり、その内容は、メインCPU１が、メイ
ンバス７及びスレーブCPU制御信号３３を使つ
て操作する。
又、割り込み発生回路４は、異常検出回路３か
らの信号３８によつて割り込み発生信号３５を
MCRレジスタ２１及びメインCPU１に入力し、
MCRレジスタ２１をクリアしさらにメインCPU
１に割り込みを発生させるものである。又、メモ
リ８はメインバス７につながるメインCPU１と
スレーブCPU２の共有メモリである。
らの信号３８によつて割り込み発生信号３５を
MCRレジスタ２１及びメインCPU１に入力し、
MCRレジスタ２１をクリアしさらにメインCPU
１に割り込みを発生させるものである。又、メモ
リ８はメインバス７につながるメインCPU１と
スレーブCPU２の共有メモリである。
次に本発明の動作を第１図を用いて説明する。
まず、スレーブCPU２がメインバス７を占有す
るサイクルで異常が発生すると、異常検出回路３
がそれを検出し、信号３６によつてECRレジス
タ２２にエラー発生時のバスの状態をラツチする
ように命令する。そのため、ECRレジスタ２２
は信号３２を用いてエラー発生時のメインバス７
の状態をラツチする。又、異常検出回路３はそれ
と同時に信号３７を発しBMRレジスタ６をクリ
アし、さらに信号３８を割り込み発生回路４に入
力する。ここで、BMRレジスタ６がクリアされ
てしまうとスレーブCPU２のメインバス占有率
が０となつてしまうから、メインバス７はそれ以
後、完全にメインCPU１に占有されることにな
る。又、割り込み発生回路４は、信号３８を受け
取ると割り込み発生信号３５をMCRレジスタ２
１及びメインCPU１に入力する。このためMCR
レジスタ２１は、クリアされ、又メインCPU１
には、割り込みがかかることになる。ここで、異
常が発生する以前に、メインCPU１がメインバ
ス７及びメインCPU制御信号３１を使つてMCR
レジスタ２１の１ビツトにフラグを立て自らにホ
ールトをかけていた場合には、割り込み発生回路
４からの割り込み発生信号３５によつてMCRレ
ジスタ２１はクリアされてしまうから、それまで
メインCPU１にかかつていたホールトが異常検
出と共に解除されることになる。
まず、スレーブCPU２がメインバス７を占有す
るサイクルで異常が発生すると、異常検出回路３
がそれを検出し、信号３６によつてECRレジス
タ２２にエラー発生時のバスの状態をラツチする
ように命令する。そのため、ECRレジスタ２２
は信号３２を用いてエラー発生時のメインバス７
の状態をラツチする。又、異常検出回路３はそれ
と同時に信号３７を発しBMRレジスタ６をクリ
アし、さらに信号３８を割り込み発生回路４に入
力する。ここで、BMRレジスタ６がクリアされ
てしまうとスレーブCPU２のメインバス占有率
が０となつてしまうから、メインバス７はそれ以
後、完全にメインCPU１に占有されることにな
る。又、割り込み発生回路４は、信号３８を受け
取ると割り込み発生信号３５をMCRレジスタ２
１及びメインCPU１に入力する。このためMCR
レジスタ２１は、クリアされ、又メインCPU１
には、割り込みがかかることになる。ここで、異
常が発生する以前に、メインCPU１がメインバ
ス７及びメインCPU制御信号３１を使つてMCR
レジスタ２１の１ビツトにフラグを立て自らにホ
ールトをかけていた場合には、割り込み発生回路
４からの割り込み発生信号３５によつてMCRレ
ジスタ２１はクリアされてしまうから、それまで
メインCPU１にかかつていたホールトが異常検
出と共に解除されることになる。
以上のように、メインCPU１は、ホールト状
態から解除されるわけであるから先に述べた割り
込み要求を受けつけてECRレジスタ２２に保持
されている情報をもとにスレーブCPU２のバス
サイクルでおきた異常の復旧作業を行なうことが
できる。
態から解除されるわけであるから先に述べた割り
込み要求を受けつけてECRレジスタ２２に保持
されている情報をもとにスレーブCPU２のバス
サイクルでおきた異常の復旧作業を行なうことが
できる。
又、この復旧処理に於て必要に応じてメイン
CPU１は、メインバス７、信号３３経由でSCR
レジスタ２３の１ビツトにフラグを立てそれによ
つてスレーブCPU２を初期化することが可能で
ある。
CPU１は、メインバス７、信号３３経由でSCR
レジスタ２３の１ビツトにフラグを立てそれによ
つてスレーブCPU２を初期化することが可能で
ある。
［発明の効果］
以上説明したように、本発明では例えばスレー
ブCPUがメインバスを占有しているサイクルで
異常が起きた場合、異常検出回路がそれを検出
し、そしてそれがスレーブCPUのメインバス占
有率を０にセツトしさらに異常検出回路によつて
起動をかけられた割り込み発生回路がメイン
CPUを制御するメインCPU制御レジスタをクリ
アしてメインCPUに対する割り込みを可能にす
る構成となつている。
ブCPUがメインバスを占有しているサイクルで
異常が起きた場合、異常検出回路がそれを検出
し、そしてそれがスレーブCPUのメインバス占
有率を０にセツトしさらに異常検出回路によつて
起動をかけられた割り込み発生回路がメイン
CPUを制御するメインCPU制御レジスタをクリ
アしてメインCPUに対する割り込みを可能にす
る構成となつている。
したがつて本発明によれば、スレーブCPUが
メインバスを占有しているサイクルで異常が検出
された場合たとえそれまでメインCPUにホール
トがかかつていてメインCPUが停止状態にあつ
たとしてもそれを解除してからメインCPUに割
り込みをかけるので、上記のような場合メイン
CPUは常に正確にスレーブCPUの異常処理ルー
チンを実行でき、メインCPUの異常に拘束され
ることなくメインCPUが処理を続けるのでシス
テム全体の信頼性が大幅に向上するという効果が
得られる。
メインバスを占有しているサイクルで異常が検出
された場合たとえそれまでメインCPUにホール
トがかかつていてメインCPUが停止状態にあつ
たとしてもそれを解除してからメインCPUに割
り込みをかけるので、上記のような場合メイン
CPUは常に正確にスレーブCPUの異常処理ルー
チンを実行でき、メインCPUの異常に拘束され
ることなくメインCPUが処理を続けるのでシス
テム全体の信頼性が大幅に向上するという効果が
得られる。
又、本発明は、更に「異常検出手段よりの出力
信号に応答して前記メインCPUを制御する手段
に対し初期化を指示する信号与え前記メイン
CPUがホールト状態にあつた場合には該ホール
ト状態を解除すべく前記メインCPUを制御する」
ので、エラーが検出されるとメインCPUを制御
する手段が初期化され、それまでメインCPUに
ホールトをかける旨指示していた情報がクリアさ
れて、メインCPUのホールト状態が解除される。
そのため、エラーが起つた後、メインCPUによ
るエラー処理が、確実に実行できシステムの安全
性、信頼性が大幅に向上する。
信号に応答して前記メインCPUを制御する手段
に対し初期化を指示する信号与え前記メイン
CPUがホールト状態にあつた場合には該ホール
ト状態を解除すべく前記メインCPUを制御する」
ので、エラーが検出されるとメインCPUを制御
する手段が初期化され、それまでメインCPUに
ホールトをかける旨指示していた情報がクリアさ
れて、メインCPUのホールト状態が解除される。
そのため、エラーが起つた後、メインCPUによ
るエラー処理が、確実に実行できシステムの安全
性、信頼性が大幅に向上する。
また、メインCPUを制御する手段（例えば、
第１図のMCRレジスタ２１が相当する）がクリ
アされるので、エラー処理に於てメインCPUは
初期状態から起動することになる。従つて、メイ
ンCPUはエラーによる悪影響を全く受けること
なく（初期状態から起動するので）、次のエラー
処理を実行できる。従つて、エラー処理を確実に
実行できる。
第１図のMCRレジスタ２１が相当する）がクリ
アされるので、エラー処理に於てメインCPUは
初期状態から起動することになる。従つて、メイ
ンCPUはエラーによる悪影響を全く受けること
なく（初期状態から起動するので）、次のエラー
処理を実行できる。従つて、エラー処理を確実に
実行できる。
また、メインCPUが、エラー処理を開始する
時点に於て前記メインCPUを制御する手段は初
期化されている。従つて、例えばキーボード、
FDD等よりの割り込みが禁止される（前記初期
化によつて）こととなり、メインCPUにエラー
処理の割り込みが確実に受け付けられる。従つ
て、エラーが発生するとメインCPUが迅速にエ
ラー処理を実行できる。
時点に於て前記メインCPUを制御する手段は初
期化されている。従つて、例えばキーボード、
FDD等よりの割り込みが禁止される（前記初期
化によつて）こととなり、メインCPUにエラー
処理の割り込みが確実に受け付けられる。従つ
て、エラーが発生するとメインCPUが迅速にエ
ラー処理を実行できる。
また、メインCPUが、エラー処理を開始する
時点に於ては、前記メインCPUを制御する手段
の保持する情報は常に所定の値（初期化された
値）である。このため、メインCPUは、エラー
処理の実行時に於て前記メインCPUを制御する
手段が保持する情報の内容をいちいち確認する必
要がなくなる。そのため、メインCPUのエラー
処理における制御プログラムが大幅に簡略化でき
る。
時点に於ては、前記メインCPUを制御する手段
の保持する情報は常に所定の値（初期化された
値）である。このため、メインCPUは、エラー
処理の実行時に於て前記メインCPUを制御する
手段が保持する情報の内容をいちいち確認する必
要がなくなる。そのため、メインCPUのエラー
処理における制御プログラムが大幅に簡略化でき
る。
第１図は、本発明の一実施例の概略ブロツク図
である。 １……メインCPU、２……スレーブCPU、３
……異常検出回路、４……割り込み発生回路、５
……バスマルチプレクサ、６……BMRレジス
タ。
である。 １……メインCPU、２……スレーブCPU、３
……異常検出回路、４……割り込み発生回路、５
……バスマルチプレクサ、６……BMRレジス
タ。
Claims (1)
- 【特許請求の範囲】 １ メインバスを使用するメインCPUと、 前記メインバスを使用するスレーブCPUと、 前記メインCPU及び前記スレーブCPUが前記
メインバスを占有する比率を設定するメインバス
占有率設定手段と、 前記スレーブCPUが前記メインバスを使用中
に発生したエラーを検出し、該エラーを検出する
と同時に前記スレーブCPUの前記メインバス占
有比率を０とし、さらにエラーに応答して割込み
信号の発生を指示する信号を出力する異常検出手
段と、 該異常検出手段よりの出力信号に応答して前記
メインCPUを制御する手段に対し初期化を指示
する信号を与え、前記メインCPUがホールト状
態にあつた場合には該ホールト状態を解除すべく
前記メインCPUを制御することを特徴とするマ
ルチプロセツサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59043501A JPS60189058A (ja) | 1984-03-07 | 1984-03-07 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59043501A JPS60189058A (ja) | 1984-03-07 | 1984-03-07 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60189058A JPS60189058A (ja) | 1985-09-26 |
| JPH0247778B2 true JPH0247778B2 (ja) | 1990-10-22 |
Family
ID=12665463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59043501A Granted JPS60189058A (ja) | 1984-03-07 | 1984-03-07 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189058A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134359A (ja) * | 1982-02-05 | 1983-08-10 | Hitachi Ltd | バス切換装置 |
-
1984
- 1984-03-07 JP JP59043501A patent/JPS60189058A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60189058A (ja) | 1985-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |