JPS60189058A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS60189058A JPS60189058A JP59043501A JP4350184A JPS60189058A JP S60189058 A JPS60189058 A JP S60189058A JP 59043501 A JP59043501 A JP 59043501A JP 4350184 A JP4350184 A JP 4350184A JP S60189058 A JPS60189058 A JP S60189058A
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- Japan
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- Granted
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- 230000005856 abnormality Effects 0.000 claims description 36
- 238000001514 detection method Methods 0.000 claims description 12
- 230000006870 function Effects 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明ハ、マルチプロセッサシステムに関しさらに詳し
くは、スレーブ中央処理装置（以下、ＣＰＵと略す。）
がメインバスを占有するサイクルで異常が生じた時に常
に正確にメインＣＰＵがスレーブＣＰＨに関する異常処
理ルーチンを実行するマルチプロセッサシステムに関ス
ル。
くは、スレーブ中央処理装置（以下、ＣＰＵと略す。）
がメインバスを占有するサイクルで異常が生じた時に常
に正確にメインＣＰＵがスレーブＣＰＨに関する異常処
理ルーチンを実行するマルチプロセッサシステムに関ス
ル。
（従来技術）
メインＣＰＵとスレーブＣＰＵとから成る従来のマルチ
プロセッサシステムにおいて、スレーブＣＰＵがメイン
バスを使用しているサイクル中に何らかの異常が検出さ
れた場合には、割り込みが発生しメインＣＰＨによって
スレーブＣＰＵの異常処理ルーチンが実行されていた。
プロセッサシステムにおいて、スレーブＣＰＵがメイン
バスを使用しているサイクル中に何らかの異常が検出さ
れた場合には、割り込みが発生しメインＣＰＨによって
スレーブＣＰＵの異常処理ルーチンが実行されていた。
しかし、この場合、異常が検出されて異常処理ルーチン
へ飛はうとしてもメインＣＰＵ自体にホールトがかけら
れていてその動作が停止している時には、メインＣＰＵ
自体も異常処理ルーチンケ実行できない。
へ飛はうとしてもメインＣＰＵ自体にホールトがかけら
れていてその動作が停止している時には、メインＣＰＵ
自体も異常処理ルーチンケ実行できない。
又、当然異常があったためスレーブＣＰＵは処理を実行
できない。したがって、メインもスレーブも動作が停止
した１′チとなり、システム全体が機能゛しなくなって
しまう。
できない。したがって、メインもスレーブも動作が停止
した１′チとなり、システム全体が機能゛しなくなって
しまう。
（目的）
本発明は、上記の欠点を除去しマルチプロセッサシステ
ムにおいてスレーブＣＰＵのサイクル時に異常が検出さ
れた場合、常に正確にメインＣＰＨによって異常処理ル
ーチンが実行される装置を提供することを目的とする。
ムにおいてスレーブＣＰＵのサイクル時に異常が検出さ
れた場合、常に正確にメインＣＰＨによって異常処理ル
ーチンが実行される装置を提供することを目的とする。
（実施例）
本発明は、スレーブＣＰＵがメインバスを占有するサイ
クルで異常が生じた場合、異常検出回路がそれを検出し
、さらにそれがメインＣ，ＰＵを制御しているレジスタ
を操作したり、スレーブＣＰＵのメインバス占有率を０
にしてメインＣＰＵがスレーブＣＰＨの異常処理ルーチ
ンを確実に火行し、構成される。
クルで異常が生じた場合、異常検出回路がそれを検出し
、さらにそれがメインＣ，ＰＵを制御しているレジスタ
を操作したり、スレーブＣＰＵのメインバス占有率を０
にしてメインＣＰＵがスレーブＣＰＨの異常処理ルーチ
ンを確実に火行し、構成される。
本発明は、たとえはメインバスにおけるスレーブＯＰ
ＴＴの占有率を決定するための可変的な数値を格納する
メインバス占有率設定レジスタを備えメインＣＰＵとス
レーブＣＰＵを２者択一的にメインバスと接続・切断す
る。６スマルチグレクサと、メインバス上に異常が生じ
たことを検出する機能と異常を検出した時に、復旧処理
用レジスタに異常の起きた時の状態をラッチさせる機能
とさらに同時に前記メインバス占有率設電レジスタをク
リアする機能と前記メインＣＰ Ｕに割シ込みを発生さ
せるための割シ込み発生回路にトリガ信号を入力する機
能とを備える異常検出回路と、前記メインバスとつなが
ジ前記メインｃｐｕを制御しさらに前記割り込み発生回
路からの信号によりクリアされるメインＣＰＵ制御レジ
ヌタと、前記メインバスとつながり前記スレーブ（３Ｐ
Ｕを制御するスレーブＣＰＵ制御レジスタとから構成さ
れる。
ＴＴの占有率を決定するための可変的な数値を格納する
メインバス占有率設定レジスタを備えメインＣＰＵとス
レーブＣＰＵを２者択一的にメインバスと接続・切断す
る。６スマルチグレクサと、メインバス上に異常が生じ
たことを検出する機能と異常を検出した時に、復旧処理
用レジスタに異常の起きた時の状態をラッチさせる機能
とさらに同時に前記メインバス占有率設電レジスタをク
リアする機能と前記メインＣＰ Ｕに割シ込みを発生さ
せるための割シ込み発生回路にトリガ信号を入力する機
能とを備える異常検出回路と、前記メインバスとつなが
ジ前記メインｃｐｕを制御しさらに前記割り込み発生回
路からの信号によりクリアされるメインＣＰＵ制御レジ
ヌタと、前記メインバスとつながり前記スレーブ（３Ｐ
Ｕを制御するスレーブＣＰＵ制御レジスタとから構成さ
れる。
第１図は、本発明の１実施例の概略を示すブロック図で
ある。メインＣＰＵ１とスレーブ０ＰＵ２はバスマルチ
プレクサ５によってメインバス７と２者択一的に接続・
切断される。又、スレーブＣＰＵ２のメインバス７を占
有する比率はバスマルチプレクサレシオ（以下ＢＭＲと
略す。）レジスタ乙によって決建される、 このＢＭＲレジスタ６は、メインバス７の占有率を最適
化するためのものであり、たとえはメイン０ＰＵ１に対
する負荷が大きく、スレーブＣＰＵ２に対する負荷が小
さい時には、とのＢＭＲレジスターの値を小さくシ（す
なわち、メインバス７におけるメイン０ＰＵ１の占有率
を大きくしスレーブＣ！ＰＵ２の占有率を小さくするこ
とである。）メインＣ！ＰＵ１とスレーブＣＰＵ２の処
理の同期化を割ることができるのである。
ある。メインＣＰＵ１とスレーブ０ＰＵ２はバスマルチ
プレクサ５によってメインバス７と２者択一的に接続・
切断される。又、スレーブＣＰＵ２のメインバス７を占
有する比率はバスマルチプレクサレシオ（以下ＢＭＲと
略す。）レジスタ乙によって決建される、 このＢＭＲレジスタ６は、メインバス７の占有率を最適
化するためのものであり、たとえはメイン０ＰＵ１に対
する負荷が大きく、スレーブＣＰＵ２に対する負荷が小
さい時には、とのＢＭＲレジスターの値を小さくシ（す
なわち、メインバス７におけるメイン０ＰＵ１の占有率
を大きくしスレーブＣ！ＰＵ２の占有率を小さくするこ
とである。）メインＣ！ＰＵ１とスレーブＣＰＵ２の処
理の同期化を割ることができるのである。
異常検出回路３は、メインバス７上での異常を検出しさ
らにトリガ信号６６をエラーコードレジスタ（以下、Ｆ
ＯＲレジスタと略す。）２２に出力しＥＯＲレジスタ２
２にバスの異常状態をラッチすることを指示する。ＥＣ
Ｒレジスタ２２は、信号６２を使って異常状態をラッチ
するものである。
らにトリガ信号６６をエラーコードレジスタ（以下、Ｆ
ＯＲレジスタと略す。）２２に出力しＥＯＲレジスタ２
２にバスの異常状態をラッチすることを指示する。ＥＣ
Ｒレジスタ２２は、信号６２を使って異常状態をラッチ
するものである。
メインプロセッサコントロールレジスタ（以下ＭＣＲレ
ジスタと略す。）２１は、信号３４によってメインＣＰ
Ｕ １を直接制御するためのものである。さらに説明す
ると、メインＣＰＵ １は、メインバス７上のメインＣ
ＰＵ制御信号３１を用いてＭＯＲレジスタ２１の内容を
操作し、その操作された結果によって再びメインｃ’ｐ
ｕｉが制御されるのである。つ１シメイン０ＰＵ１はＭ
Ｏ’Ｅレジスク２１を介して自分で自分を制御している
わｆｆテアル。又、スレーブプロセッサコントロールレ
ジスタ（以下ＳＣ′Ｒレジスタと略す。）２６は、信号
３９によってスレーブＣ！ＰＵ２を制御するレジスタで
あり、その内容（は、メインＣＰＵ１が、メインバス７
及びスレーブＣＰＵ制御信号３３を使って操作する、 又、割り込み発生回路４は、異常検出回路３からの信号
３８によって割り込み発生信号３５をＭ ＯＲレジスタ
２１及びメイン０ＰＵ１に入力し、ＭＯＲレジスタ２１
をクリアしさらにメインＣＰＵ１に割り込みを発生させ
るものである。又、メモリ８はメインバス７につながる
メイン０ＰＵ１とスレーブＣＰＵ２の共有メモリである
。
ジスタと略す。）２１は、信号３４によってメインＣＰ
Ｕ １を直接制御するためのものである。さらに説明す
ると、メインＣＰＵ １は、メインバス７上のメインＣ
ＰＵ制御信号３１を用いてＭＯＲレジスタ２１の内容を
操作し、その操作された結果によって再びメインｃ’ｐ
ｕｉが制御されるのである。つ１シメイン０ＰＵ１はＭ
Ｏ’Ｅレジスク２１を介して自分で自分を制御している
わｆｆテアル。又、スレーブプロセッサコントロールレ
ジスタ（以下ＳＣ′Ｒレジスタと略す。）２６は、信号
３９によってスレーブＣ！ＰＵ２を制御するレジスタで
あり、その内容（は、メインＣＰＵ１が、メインバス７
及びスレーブＣＰＵ制御信号３３を使って操作する、 又、割り込み発生回路４は、異常検出回路３からの信号
３８によって割り込み発生信号３５をＭ ＯＲレジスタ
２１及びメイン０ＰＵ１に入力し、ＭＯＲレジスタ２１
をクリアしさらにメインＣＰＵ１に割り込みを発生させ
るものである。又、メモリ８はメインバス７につながる
メイン０ＰＵ１とスレーブＣＰＵ２の共有メモリである
。
次に本発明の動作を第１図を用いて説明する。
１ず、スレーブｃＰｕ２がメインバス７を占有するサイ
クルで異常が発生すると、異常検出回路がそれを検出し
、信号３６によってＥＣＰレジスタ２２にエラー発生時
のバスの状態をラッチするように命令する。そのため、
Ｔｆ；ＣＲレジスタ２２は信号５２を用いてエラー発生
時のメインバス７の状態をラッチする。又、異常検出回
路５はそれと同時に信号６７を発しＥＭＲレジスタ６を
クリアし、さらに信号３８を割り込み発生回路４に入力
する。ここで、ＢＭ只レジスタ６がクリアされてし１う
とスレーブＣＰＵ２のメインバス占有率が０となってし
まうから、メインバス７はそれ以後、完全にメイン０Ｐ
Ｕ１に占有されることになる。
クルで異常が発生すると、異常検出回路がそれを検出し
、信号３６によってＥＣＰレジスタ２２にエラー発生時
のバスの状態をラッチするように命令する。そのため、
Ｔｆ；ＣＲレジスタ２２は信号５２を用いてエラー発生
時のメインバス７の状態をラッチする。又、異常検出回
路５はそれと同時に信号６７を発しＥＭＲレジスタ６を
クリアし、さらに信号３８を割り込み発生回路４に入力
する。ここで、ＢＭ只レジスタ６がクリアされてし１う
とスレーブＣＰＵ２のメインバス占有率が０となってし
まうから、メインバス７はそれ以後、完全にメイン０Ｐ
Ｕ１に占有されることになる。
又、割り込み発生回路４は、信号６８を受け取る割り込
み発生信号３５をＭＯＲレジスタ２１及びメインＣＰ
Ｕ １に入力する・このためＭ ＣＲＬ／ジスタ２１は
、クリアされ、又メイン０ＰＵ１には、割り込みがかか
ることになる。ここでｓ １４％が発生する以前に、メ
インＣ！ＰＵ１がメインバス７及びメインＣＰＵ制御信
号３１を使ってＭ ＯＲレジスタ２１０１ビットにフラ
グを立て自らにボールドをかけていた場合には、割り込
み発生回路４からの割り込み発生信号３５によってＭＯ
Ｒレジスタ２１はクリアされてし壕うから、それ萱でメ
インＣＰＵ１にかかつていたホールトが異常検出と共に
解除されることになる。
み発生信号３５をＭＯＲレジスタ２１及びメインＣＰ
Ｕ １に入力する・このためＭ ＣＲＬ／ジスタ２１は
、クリアされ、又メイン０ＰＵ１には、割り込みがかか
ることになる。ここでｓ １４％が発生する以前に、メ
インＣ！ＰＵ１がメインバス７及びメインＣＰＵ制御信
号３１を使ってＭ ＯＲレジスタ２１０１ビットにフラ
グを立て自らにボールドをかけていた場合には、割り込
み発生回路４からの割り込み発生信号３５によってＭＯ
Ｒレジスタ２１はクリアされてし壕うから、それ萱でメ
インＣＰＵ１にかかつていたホールトが異常検出と共に
解除されることになる。
以上のように、メイン０ＰＵ１は、ホールト状態から解
除されるわけであるから先に述べた割り込み要求を受け
つけてＥＣ’Ｂレジスタ２２に、保持されている情報を
もとにスレーブ０ＰＵ２のバスサイクルでおきた異常の
排出作業を行なうことができる。
除されるわけであるから先に述べた割り込み要求を受け
つけてＥＣ’Ｂレジスタ２２に、保持されている情報を
もとにスレーブ０ＰＵ２のバスサイクルでおきた異常の
排出作業を行なうことができる。
又、この復旧処理において必要に応じてメイン０ＰＵ１
は、メインバス７、信号３３経由でＳＣＲレジスタ２６
０１ビットにフラグを立てそれによってスレーブＣＰＵ
２を初期化することが可能である。
は、メインバス７、信号３３経由でＳＣＲレジスタ２６
０１ビットにフラグを立てそれによってスレーブＣＰＵ
２を初期化することが可能である。
（効果）
以上説明したように、本発明はスレーブｃＰＵがメイン
バスを占有しているサイクルで異常が起きた場合、異常
検出回路がそれを検出し、そしてそれがスレーブＣＰＵ
のメインバス占有率を０にセットしさらに異常検出回路
によって起動をかけられた割り込み発生回路がメインｃ
ＰＵを制御するメインｃＰＵ制御レジスタをクリアして
メインＣＰＵに対する割シ込みをする構成となっている
。
バスを占有しているサイクルで異常が起きた場合、異常
検出回路がそれを検出し、そしてそれがスレーブＣＰＵ
のメインバス占有率を０にセットしさらに異常検出回路
によって起動をかけられた割り込み発生回路がメインｃ
ＰＵを制御するメインｃＰＵ制御レジスタをクリアして
メインＣＰＵに対する割シ込みをする構成となっている
。
したがって本発明によれは、スレーブＣＰＵがメインバ
スを占有しているサイクルで異常が検出された場合たと
えそれ葦でメインｃＰＵにホールトがかかつていてメイ
ンＣＰ’Ｕが停止状態にあったとしてもそれをフ屑除し
てか〜らメインＣ！ＰＵＫ割り込みをかけるので、上記
のような場合メインＣＰＵは富に正確にスレーブＣＰＵ
の異常処理ルーチンを実行でき、スレーブＣＰＨの異常
に拘束されることなくメインＣＰ Ｕが処理を紗けるの
でシステム全体の４Ｓ頼性が大幅に向上するという効果
がイ［ｔられる。
スを占有しているサイクルで異常が検出された場合たと
えそれ葦でメインｃＰＵにホールトがかかつていてメイ
ンＣＰ’Ｕが停止状態にあったとしてもそれをフ屑除し
てか〜らメインＣ！ＰＵＫ割り込みをかけるので、上記
のような場合メインＣＰＵは富に正確にスレーブＣＰＵ
の異常処理ルーチンを実行でき、スレーブＣＰＨの異常
に拘束されることなくメインＣＰ Ｕが処理を紗けるの
でシステム全体の４Ｓ頼性が大幅に向上するという効果
がイ［ｔられる。
又、以上では、１つのメインＣＰＵと１つのスレーブＣ
ＰＵとから成るシステムを例として説明したが本発明は
これに限駕されるもので４く、１つのメインＣＰＵと２
つ以上のスレーブｃ ’ｐ Ｕ。
ＰＵとから成るシステムを例として説明したが本発明は
これに限駕されるもので４く、１つのメインＣＰＵと２
つ以上のスレーブｃ ’ｐ Ｕ。
あるいは２つ以上のメインｃＰＵと１つのスレーブＣＰ
Ｕから成るシステムにおいても適用可能である。
Ｕから成るシステムにおいても適用可能である。
第１図は、本発明の一実施例の概略ブロック図である。
、１・・・メインｃＰＵ
２・・・スレーブＣＰＵ
３・・・異常検出回路
４・・・割り込み発生回路
５・・・バスマルチプレクザ
６・・・ＦＭＦレジスタ
以上
出願人 エプソン株式会社
株式会社 諏訪精工舎
Claims (1)
- スレーブ中央処理装置がメインバスを占有するサイクル
で起きた異常を検出する手段と、その後メイン中央処理
装置を制御する装置を操作する手段と、前記スレーブ中
央処理装置の前記メインバス占有率を０にする手段を持
つ異常検出回路を備えることを特徴とするマルチプロセ
ッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59043501A JPS60189058A (ja) | 1984-03-07 | 1984-03-07 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59043501A JPS60189058A (ja) | 1984-03-07 | 1984-03-07 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60189058A true JPS60189058A (ja) | 1985-09-26 |
| JPH0247778B2 JPH0247778B2 (ja) | 1990-10-22 |
Family
ID=12665463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59043501A Granted JPS60189058A (ja) | 1984-03-07 | 1984-03-07 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189058A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134359A (ja) * | 1982-02-05 | 1983-08-10 | Hitachi Ltd | バス切換装置 |
-
1984
- 1984-03-07 JP JP59043501A patent/JPS60189058A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134359A (ja) * | 1982-02-05 | 1983-08-10 | Hitachi Ltd | バス切換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0247778B2 (ja) | 1990-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |