JPH0247875A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0247875A JPH0247875A JP19954388A JP19954388A JPH0247875A JP H0247875 A JPH0247875 A JP H0247875A JP 19954388 A JP19954388 A JP 19954388A JP 19954388 A JP19954388 A JP 19954388A JP H0247875 A JPH0247875 A JP H0247875A
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- JP
- Japan
- Prior art keywords
- transistor
- floating gate
- gate
- tfd
- insulating film
- Prior art date
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、絶縁ゲート型素子（ＭＯＳ素子）を含む半導
体装置に係り、特にＭＯＳトランジスタに対する電源人
力路あるいは高電圧入力路に関する。
体装置に係り、特にＭＯＳトランジスタに対する電源人
力路あるいは高電圧入力路に関する。
（従来の技術）
従来、ＭＯＳ素子を含む半導体装置におけるＭＯＳトラ
ンジスタへの電源入力に関しては、基本的には、第３図
Ｃａ）、（ｂ）に示すように、例えばＮチャネル型のＭ
ＯＳトランジスタＴｎのドレイン３２およびゲート３０
に直接に電源電圧Ｖｄが入力されている。一方、近年の
半導体装置の高集積化と高性能化の要求を達成するため
、素子寸法の縮小化とゲート絶縁膜３１の薄膜化が必須
となっている。
ンジスタへの電源入力に関しては、基本的には、第３図
Ｃａ）、（ｂ）に示すように、例えばＮチャネル型のＭ
ＯＳトランジスタＴｎのドレイン３２およびゲート３０
に直接に電源電圧Ｖｄが入力されている。一方、近年の
半導体装置の高集積化と高性能化の要求を達成するため
、素子寸法の縮小化とゲート絶縁膜３１の薄膜化が必須
となっている。
しかし、外部電源電圧は、従来製品との互換性や外部機
器との接続の関係で必ずしも低下しない。この場合、Ｍ
ＯＳトランジスタのゲート絶縁膜３１は薄膜化されてい
るので、外部電源電圧をそのままＭＯＳ）ランジスタに
入力すると、ゲート絶縁膜３１に高電界が印加され、ゲ
ート絶縁膜３１の破壊や素子寿命の低下などの信頼性不
良が生じる。即ち、ＮチャネルＥ型のＭＯＳトランジス
タを例にとると、ＭＯＳトランジスタのドレイン３２に
Ｖｄが印加されている場合、ゲート電圧Ｖｇが０（ｖ）
のとき、トランジスタはオフになり、そのゲート絶縁膜
３１にはＶｇ−Ｖｄ−−Ｖｄの電圧がかかる。また、ド
レイン３２に０（Ｖ）が印加されている場合、ゲート電
圧ＶｇがＶｄのとき、トランジスタはオフになり、その
ゲート絶縁膜３１にはＶｄ−Ｖｇ−Ｖｄの電圧がかかる
。従って、このゲート絶縁膜３１にかかる電圧が臨界値
より大きい場色には、ゲート絶縁膜３１の不良が発生す
る。
器との接続の関係で必ずしも低下しない。この場合、Ｍ
ＯＳトランジスタのゲート絶縁膜３１は薄膜化されてい
るので、外部電源電圧をそのままＭＯＳ）ランジスタに
入力すると、ゲート絶縁膜３１に高電界が印加され、ゲ
ート絶縁膜３１の破壊や素子寿命の低下などの信頼性不
良が生じる。即ち、ＮチャネルＥ型のＭＯＳトランジス
タを例にとると、ＭＯＳトランジスタのドレイン３２に
Ｖｄが印加されている場合、ゲート電圧Ｖｇが０（ｖ）
のとき、トランジスタはオフになり、そのゲート絶縁膜
３１にはＶｇ−Ｖｄ−−Ｖｄの電圧がかかる。また、ド
レイン３２に０（Ｖ）が印加されている場合、ゲート電
圧ＶｇがＶｄのとき、トランジスタはオフになり、その
ゲート絶縁膜３１にはＶｄ−Ｖｇ−Ｖｄの電圧がかかる
。従って、このゲート絶縁膜３１にかかる電圧が臨界値
より大きい場色には、ゲート絶縁膜３１の不良が発生す
る。
これを避けるために、電源電圧降下回路により電源入力
を降圧して内部回路に供給する等の対策が提案されてい
るが、電源入力初段のＭＯＳトランジスタには内部ＭＯ
Ｓトランジスタと同じ膜厚のゲート絶縁膜を用いること
ができず、電源入力初段の素子と内部ＭＯＳ素子とのゲ
ート絶縁膜を異ならせるように形成する等の方法をとる
必要があり、コストの上昇をきたすなどの問題があった
。
を降圧して内部回路に供給する等の対策が提案されてい
るが、電源入力初段のＭＯＳトランジスタには内部ＭＯ
Ｓトランジスタと同じ膜厚のゲート絶縁膜を用いること
ができず、電源入力初段の素子と内部ＭＯＳ素子とのゲ
ート絶縁膜を異ならせるように形成する等の方法をとる
必要があり、コストの上昇をきたすなどの問題があった
。
また、二層のゲート電極を有する不揮発性メモリ等のよ
うに高電圧を用いる半導体装置では、高電圧系のＭＯＳ
トランジスタのゲート絶縁膜を内部ＭＯＳトランジスタ
のゲート絶縁膜よりも厚く形成する必要があり、これに
伴って工程が複雑になり、コストの上昇をきたすなどの
問題があった。
うに高電圧を用いる半導体装置では、高電圧系のＭＯＳ
トランジスタのゲート絶縁膜を内部ＭＯＳトランジスタ
のゲート絶縁膜よりも厚く形成する必要があり、これに
伴って工程が複雑になり、コストの上昇をきたすなどの
問題があった。
（発明が解決しようとする課題）
本発明は、上記したように半導体装置の高集積化と高性
能化の要求を達成するためにＭＯＳトランジスタのゲー
ト絶縁膜の薄膜化を進める際、電源入力初段のＭＯＳ）
ランジスタや高電圧系のＭＯＳトランジ′スタのゲート
絶縁膜を内部ＭＯＳトランジスタのゲート絶縁膜よりも
厚く形成する必要があり、コストの上昇をきたすなどの
問題があるという点を解決すべくなされたもので、電源
入力初段のＭＯＳ）ランジスタや高電圧系のＭＯＳトラ
ンジスタのゲート絶縁膜を内部ＭＯＳトランジスタのゲ
ート絶縁膜と例えば同じ厚さで形成しても、ゲート絶縁
膜の破壊や素子寿命の低下などの信頼性不良が生じるこ
とがなくなり、工程の複雑化やコストの上昇をきたすこ
ともなく、ＭＯＳトランジスタの保護が可能になる半導
体装置を提供することを目的とする。
能化の要求を達成するためにＭＯＳトランジスタのゲー
ト絶縁膜の薄膜化を進める際、電源入力初段のＭＯＳ）
ランジスタや高電圧系のＭＯＳトランジ′スタのゲート
絶縁膜を内部ＭＯＳトランジスタのゲート絶縁膜よりも
厚く形成する必要があり、コストの上昇をきたすなどの
問題があるという点を解決すべくなされたもので、電源
入力初段のＭＯＳ）ランジスタや高電圧系のＭＯＳトラ
ンジスタのゲート絶縁膜を内部ＭＯＳトランジスタのゲ
ート絶縁膜と例えば同じ厚さで形成しても、ゲート絶縁
膜の破壊や素子寿命の低下などの信頼性不良が生じるこ
とがなくなり、工程の複雑化やコストの上昇をきたすこ
ともなく、ＭＯＳトランジスタの保護が可能になる半導
体装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、ＭＯＳトランジスタおよび浮遊ゲート型トラ
ンジスタを含む半導体装置において、上記ＭＯ５）ラン
ジスタに対する電源入力路あるいは高電圧入力路に上記
浮遊ゲート型トランジスタが負荷素子として挿入接続さ
れていることを特徴とする。
ンジスタを含む半導体装置において、上記ＭＯ５）ラン
ジスタに対する電源入力路あるいは高電圧入力路に上記
浮遊ゲート型トランジスタが負荷素子として挿入接続さ
れていることを特徴とする。
（作用）
浮遊ゲート型トランジスタの基板・浮遊ゲ：ト間の容量
Ｃ１、浮遊ゲート・制御ゲート間の容１ｉ１Ｃ２、浮遊
ゲート・ドレイン領域間の容量Ｃ３の容量比を適当に設
定することにより、殆んど任意の電圧にＶｄ電圧を降下
させることができ、この降下させた電圧がＭＯＳ）ラン
ジスタに与えられるようになる。従って、半導体装置の
高集積化と高性能化の要求を達成するためにＭＯＳトラ
ンジスタのゲート絶縁膜の薄膜化を進めても、ＭＯＳト
ランジスタのゲート絶縁膜の破壊や素子寿命の低下など
の信頼性不良が生じなくなる。
Ｃ１、浮遊ゲート・制御ゲート間の容１ｉ１Ｃ２、浮遊
ゲート・ドレイン領域間の容量Ｃ３の容量比を適当に設
定することにより、殆んど任意の電圧にＶｄ電圧を降下
させることができ、この降下させた電圧がＭＯＳ）ラン
ジスタに与えられるようになる。従って、半導体装置の
高集積化と高性能化の要求を達成するためにＭＯＳトラ
ンジスタのゲート絶縁膜の薄膜化を進めても、ＭＯＳト
ランジスタのゲート絶縁膜の破壊や素子寿命の低下など
の信頼性不良が生じなくなる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はＭＯＳトランジスタおよび二層多結晶シリコン
ゲート構造の浮遊ゲート型トランジスタを含む半導体装
置、例えばＥＦＲＯＭ（紫外線消去型再書込み可能な読
出し専用メモリ）の一部の回路を示しており、ＴｎはＮ
チャネル型のＭ・ｏｓトランジスタ、ＴｆｄおよびＴｆ
ｇはそれぞれＮチャネル型の浮遊ゲート型トランジスタ
であってＥＰＲＯＭメモリセルと同様に構成されている
。
ゲート構造の浮遊ゲート型トランジスタを含む半導体装
置、例えばＥＦＲＯＭ（紫外線消去型再書込み可能な読
出し専用メモリ）の一部の回路を示しており、ＴｎはＮ
チャネル型のＭ・ｏｓトランジスタ、ＴｆｄおよびＴｆ
ｇはそれぞれＮチャネル型の浮遊ゲート型トランジスタ
であってＥＰＲＯＭメモリセルと同様に構成されている
。
上記ＭＯＳトランジスタＴｎのソースは接地電位端に接
続されており、そのドレイン（出力ノード）は負荷素子
となる第１の浮遊ゲート型トランジスタＴｆｄを介して
Ｖｄ電源ノードに接続されており、そのゲートは第２の
浮遊ゲート型トランジスタＴｆｇを介して入力ノードに
接続されている。上記浮遊ゲート型トランジスタＴｆｄ
およびＴｆｇは、それぞれの制御ゲート。ドレイン相互
が接続されており、それぞれのゲート閾値分だけ低下し
た電圧を前記ＭＯＳトランジスタＴｎのドレインとゲー
トとに与えるものである。
続されており、そのドレイン（出力ノード）は負荷素子
となる第１の浮遊ゲート型トランジスタＴｆｄを介して
Ｖｄ電源ノードに接続されており、そのゲートは第２の
浮遊ゲート型トランジスタＴｆｇを介して入力ノードに
接続されている。上記浮遊ゲート型トランジスタＴｆｄ
およびＴｆｇは、それぞれの制御ゲート。ドレイン相互
が接続されており、それぞれのゲート閾値分だけ低下し
た電圧を前記ＭＯＳトランジスタＴｎのドレインとゲー
トとに与えるものである。
第２図は、上記ＭＯＳトランジスタＴｎおよびそのドレ
イン側の浮遊ゲート型トランジスタＴｆｄを代表的に取
り出して構造の一例を示しており、それぞれ例えばライ
トリ−・ドープト・ドレイン（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄＤｒａｉｎ；ＬＤＤ）構造が採用されている。即
ち、２０はＰ型半導体基板、２１および２２はＭＯＳト
ランジスタＴｎのゲート絶縁膜および多結晶シリコンか
らなるゲート電極、２３および２４は上記ＭＯＳトラン
ジスタＴｎのドレイン用の高濃度のＮ＋不純物領域およ
び低濃度のＮ−不純物領域、２５および２６は上記ＭＯ
ＳトランジスタＴｎのソース用の高濃度のＮ＋不純物領
域および低濃度のＮ−不純物領域であり、高濃度のＮ中
不純物領域２３．２５よりも内側（ＭＯＳトランジスタ
Ｔｎのチャネル領域側）に低濃度のＮ−″不純物領域２
４．２６が存在するように形成されている。
イン側の浮遊ゲート型トランジスタＴｆｄを代表的に取
り出して構造の一例を示しており、それぞれ例えばライ
トリ−・ドープト・ドレイン（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄＤｒａｉｎ；ＬＤＤ）構造が採用されている。即
ち、２０はＰ型半導体基板、２１および２２はＭＯＳト
ランジスタＴｎのゲート絶縁膜および多結晶シリコンか
らなるゲート電極、２３および２４は上記ＭＯＳトラン
ジスタＴｎのドレイン用の高濃度のＮ＋不純物領域およ
び低濃度のＮ−不純物領域、２５および２６は上記ＭＯ
ＳトランジスタＴｎのソース用の高濃度のＮ＋不純物領
域および低濃度のＮ−不純物領域であり、高濃度のＮ中
不純物領域２３．２５よりも内側（ＭＯＳトランジスタ
Ｔｎのチャネル領域側）に低濃度のＮ−″不純物領域２
４．２６が存在するように形成されている。
一方、２７および２８は浮遊ゲート型トランジスタＴｆ
ｄの第１ゲート絶縁膜および第２ゲート絶縁膜、２９お
よび３０は上記浮遊ゲート型トランジスタＴｆｄの第１
ゲート電極（多結晶シリコンからなる浮遊ゲート）およ
び第２ゲート電極（多結晶シリコンからなる制御ゲート
）、３１および３２は上記浮遊ゲート型トランジスタＴ
ｆｄのドレイン用の高濃度のＮ中不純物領域および低濃
度のＮ−不純物領域、３３および３４は上記浮遊ゲート
型トランジスタＴｆｄのソース用の高濃度のＮ中不純物
領域および低濃度のＮ″″不純物領域であり、高濃度の
Ｎ中不純物領域３１．３３よりも内側（浮遊ゲート型ト
ランジスタＴｆｄのチャネル領域側）に低濃度のＮ−不
純物領域３２．３４が存在するように形成されている。
ｄの第１ゲート絶縁膜および第２ゲート絶縁膜、２９お
よび３０は上記浮遊ゲート型トランジスタＴｆｄの第１
ゲート電極（多結晶シリコンからなる浮遊ゲート）およ
び第２ゲート電極（多結晶シリコンからなる制御ゲート
）、３１および３２は上記浮遊ゲート型トランジスタＴ
ｆｄのドレイン用の高濃度のＮ中不純物領域および低濃
度のＮ−不純物領域、３３および３４は上記浮遊ゲート
型トランジスタＴｆｄのソース用の高濃度のＮ中不純物
領域および低濃度のＮ″″不純物領域であり、高濃度の
Ｎ中不純物領域３１．３３よりも内側（浮遊ゲート型ト
ランジスタＴｆｄのチャネル領域側）に低濃度のＮ−不
純物領域３２．３４が存在するように形成されている。
そして、上記ＭＯＳトランジスタＴｎのドレイン用の高
濃度のＮ中不純物領域２３と浮遊ゲート型トランジスタ
Ｔｆｄのソース用の高濃度のＮ中不純物領域３３とが連
なるように形成されている。
濃度のＮ中不純物領域２３と浮遊ゲート型トランジスタ
Ｔｆｄのソース用の高濃度のＮ中不純物領域３３とが連
なるように形成されている。
なお、浮遊ゲート型トランジスタＴｆｄの制御ゲート電
極３０は、シリサイドと多結晶シリコンとの積層構造で
あってもよい。また、ＭＯＳｌ−ランジスタＴｎのゲー
ト絶縁膜２１と浮遊ゲート型トランジスタＴｆｄの第１
ゲート絶縁膜２７としてはシリコン酸化膜を用いており
、浮遊ゲート型トランジスタＴｆｄの第２ゲート絶縁膜
２８としては、シリコン酸化膜のみ、あるいは、シリコ
ン酸化膜とシリコン窒化膜との積層構造を含むものを用
いることができる。
極３０は、シリサイドと多結晶シリコンとの積層構造で
あってもよい。また、ＭＯＳｌ−ランジスタＴｎのゲー
ト絶縁膜２１と浮遊ゲート型トランジスタＴｆｄの第１
ゲート絶縁膜２７としてはシリコン酸化膜を用いており
、浮遊ゲート型トランジスタＴｆｄの第２ゲート絶縁膜
２８としては、シリコン酸化膜のみ、あるいは、シリコ
ン酸化膜とシリコン窒化膜との積層構造を含むものを用
いることができる。
いま、浮遊ゲート型トランジスタＴｆｄのドレインにＶ
ｄが印加されている場合、その制御ゲート電極３０の電
圧Ｖｃｇが０ （Ｖ）のときには、上記トランジスタＴ
ｆｄはオフになり、その第１ゲート絶縁膜２７にはＶｆ
ｇ−Ｖｄの電圧がかかる。ここで、Ｖｆｇは上記トラン
ジスタＴｆｄの浮遊ゲート電極２９の電圧であり、次式
で示すように容量比で決まる。即ち、上記トランジスタ
Ｔｆｄの基板２０と浮遊ゲート電極２９との間の容量を
０１、浮遊ゲート電極２９と制御ゲート電極３０との間
の容量を０２、浮遊ゲート電極２９とドレイン領域との
間の容量を０３で表し、Ｃ１＋Ｃ２＋Ｃ３−Ｃｔで表わ
すと、 Ｖｆ ｇ−（Ｃ２／Ｃｔ）Ｖｃｇ ＋ （Ｃ３／Ｃｔ） Ｖｄ になる。このとき、Ｖｃｇ−０（Ｖ）であるからＶｆ
ｇ−Ｖｄ−（Ｃ３／Ｃｔ−１）Ｖｄ−−！（Ｃ１＋Ｃ２
）／Ｃｔ）Ｖｄ＜Ｖｄになり、第１ゲート絶縁膜２７に
かかる電圧はＶｄよりも緩和されることになる。
ｄが印加されている場合、その制御ゲート電極３０の電
圧Ｖｃｇが０ （Ｖ）のときには、上記トランジスタＴ
ｆｄはオフになり、その第１ゲート絶縁膜２７にはＶｆ
ｇ−Ｖｄの電圧がかかる。ここで、Ｖｆｇは上記トラン
ジスタＴｆｄの浮遊ゲート電極２９の電圧であり、次式
で示すように容量比で決まる。即ち、上記トランジスタ
Ｔｆｄの基板２０と浮遊ゲート電極２９との間の容量を
０１、浮遊ゲート電極２９と制御ゲート電極３０との間
の容量を０２、浮遊ゲート電極２９とドレイン領域との
間の容量を０３で表し、Ｃ１＋Ｃ２＋Ｃ３−Ｃｔで表わ
すと、 Ｖｆ ｇ−（Ｃ２／Ｃｔ）Ｖｃｇ ＋ （Ｃ３／Ｃｔ） Ｖｄ になる。このとき、Ｖｃｇ−０（Ｖ）であるからＶｆ
ｇ−Ｖｄ−（Ｃ３／Ｃｔ−１）Ｖｄ−−！（Ｃ１＋Ｃ２
）／Ｃｔ）Ｖｄ＜Ｖｄになり、第１ゲート絶縁膜２７に
かかる電圧はＶｄよりも緩和されることになる。
また、浮遊ゲート型トランジスタＴｆｄのドレインに０
（Ｖ）が印加されている場合、その制御ゲート電極３０
の電圧ＶｃｇがＶｄのとき、上記トランジスタＴｆｄは
オフになり、その第１ゲート絶縁膜２７には Ｖｄ−Ｖｆｇ ＝ ［（Ｃ１＋Ｃ２）／Ｃｔｌ Ｖｄ＜Ｖｄの電圧がか
かることになり、Ｖｄよりも緩和されることになる。
（Ｖ）が印加されている場合、その制御ゲート電極３０
の電圧ＶｃｇがＶｄのとき、上記トランジスタＴｆｄは
オフになり、その第１ゲート絶縁膜２７には Ｖｄ−Ｖｆｇ ＝ ［（Ｃ１＋Ｃ２）／Ｃｔｌ Ｖｄ＜Ｖｄの電圧がか
かることになり、Ｖｄよりも緩和されることになる。
なお、上記したような状態は、浮遊ゲート電極２９に電
荷が蓄積していない場合に成立するが、浮遊ゲート型ト
ランジスタＴｆｄのゲート長を長くとり、ドレイン接合
をＬＤＤ構造とすることにより、浮遊ゲート電極２９へ
の電荷の注入を完全に防止できる。
荷が蓄積していない場合に成立するが、浮遊ゲート型ト
ランジスタＴｆｄのゲート長を長くとり、ドレイン接合
をＬＤＤ構造とすることにより、浮遊ゲート電極２９へ
の電荷の注入を完全に防止できる。
上記したように、浮遊ゲート型トランジスタをＭＯＳト
ランジスタの負荷素子として挿入接続することにより、
浮遊ゲート型トランジスタのゲート閾値分だけ低下した
電圧が前記ＭＯＳ）ランジスタのドレインとゲートとに
与えれるようになる。
ランジスタの負荷素子として挿入接続することにより、
浮遊ゲート型トランジスタのゲート閾値分だけ低下した
電圧が前記ＭＯＳ）ランジスタのドレインとゲートとに
与えれるようになる。
この場合、旧式に示したように浮遊ゲート型トランジス
タの容量比を適当に設定することにより、殆んど任意の
電圧にＶｄ電圧を降下させることができる。
タの容量比を適当に設定することにより、殆んど任意の
電圧にＶｄ電圧を降下させることができる。
従って、半導体装置の高集積化と高性能化の要求を達成
するために、ＭＯ８）ランジスタのゲート絶縁膜のＨＨ
化を進める際、電源入力初段のＭＯＳトランジスタや高
電圧系のＭＯＳトランジスタのゲート絶縁膜を内部ＭＯ
Ｓ）ランジスタのゲート絶縁膜と例えば同じ厚さで形成
しても、ゲート絶縁膜の破壊や素子寿命の低下などの信
頼性不良が生じることがなくなる。
するために、ＭＯ８）ランジスタのゲート絶縁膜のＨＨ
化を進める際、電源入力初段のＭＯＳトランジスタや高
電圧系のＭＯＳトランジスタのゲート絶縁膜を内部ＭＯ
Ｓ）ランジスタのゲート絶縁膜と例えば同じ厚さで形成
しても、ゲート絶縁膜の破壊や素子寿命の低下などの信
頼性不良が生じることがなくなる。
しかも、上記したように浮遊ゲート型トランジスタをＭ
ＯＳトランジスタの負荷素子として挿入接続する構造は
、二層以上のゲート電極を有する半導体装置においては
、容易に形成することができ、工程の複雑化やコストの
上昇をきたすこともない。
ＯＳトランジスタの負荷素子として挿入接続する構造は
、二層以上のゲート電極を有する半導体装置においては
、容易に形成することができ、工程の複雑化やコストの
上昇をきたすこともない。
なお、上記実施例はＥＦＲＯＭを示したが、二層以上の
ゲート電極を有するその他の半導体装置（ＳＲＡＭやＤ
ＲＡＭなど）にも本発明を適用できる。また、上記実施
例のようなＮチャネル型のＭＯＳ素子に限らず、Ｐチャ
ネル型のＭＯＳ素子にも本発明を適用できる。
ゲート電極を有するその他の半導体装置（ＳＲＡＭやＤ
ＲＡＭなど）にも本発明を適用できる。また、上記実施
例のようなＮチャネル型のＭＯＳ素子に限らず、Ｐチャ
ネル型のＭＯＳ素子にも本発明を適用できる。
［発明の効果］
上述したように本発明の半導体装置によれば、半導体装
置の高集積化と高性能化の要求を達成するためにＭＯ３
）ランジスタのゲート絶縁膜の薄膜化を進める際、電源
人力初段のＭＯ３）ランジスタや高電圧系のＭＯＳ）ラ
ンジスタのゲート絶縁膜を内部ＭＯ３）ランジスタのゲ
ート絶縁膜と例えば同じ厚さで形成しても、ゲート絶縁
膜の破壊や素子寿命の低下などの信頼性不良が生じるこ
とがなくなり、工程の複雑化やコストの上昇をきたすこ
ともなく、ＭＯＳトランジスタの保護が可能になる。
置の高集積化と高性能化の要求を達成するためにＭＯ３
）ランジスタのゲート絶縁膜の薄膜化を進める際、電源
人力初段のＭＯ３）ランジスタや高電圧系のＭＯＳ）ラ
ンジスタのゲート絶縁膜を内部ＭＯ３）ランジスタのゲ
ート絶縁膜と例えば同じ厚さで形成しても、ゲート絶縁
膜の破壊や素子寿命の低下などの信頼性不良が生じるこ
とがなくなり、工程の複雑化やコストの上昇をきたすこ
ともなく、ＭＯＳトランジスタの保護が可能になる。
第１図は本発明の半導体装置における一部の一実施例を
示す回路図、第２図は第１図中のＭ Ｏ，Ｓトランジス
タおよびそのドレイン側の浮遊ゲート型トランジスタの
構造の一例を示す断面図、第３図（ａ）は従来の半導体
装置における電源入力初段のＭＯＳトランジスタを示す
回路図、第３図（ｂ）は同図（ａ）のＭＯ３）ランジス
タの構造を示す断面図である。 Ｔ ｎ−−−−・−ＭＯＳ トランジスタ、Ｔｆｄ、Ｔ
ｆｇ・・・・・・浮遊ゲート型トランジスタ、２０・・
・・・・Ｐ型半導体基板、２１・・・・・・ゲート絶縁
膜、２２・・・・・・ゲート電極、２３・・・・・・ド
レイン用の高濃度のＮ中不純物領域、２４・・・・・・
ドレイン用の低濃度のＮ−不純物領域、２５・・・・・
・ソース用の高濃度のＮ＋不純物領域、２６・・・・・
・ソース用の低濃度のＮ″″不純物領域、２７・・・・
・・第１ゲート絶縁膜、２８・・・・・・第２ゲート絶
縁膜、２９・・・・・・第１ゲート電極（浮遊ゲート電
極）、３０・・・・・・第２ゲート電極（制御ゲート電
極）、３１・・・・・・ドレイン用の高濃度のＮ＋不純
物領域、３２・・・・・・ドレイン用の低濃度のＮ−不
純物領域、３３・・・・・・ソース用の高濃度のＮ中不
純物領域、３４・・・・・・ソース用の低濃度のＮ″″
不純物領域、Ｃ１、Ｃ２、Ｃ３・・・・・・容量。 出願人代理人 弁理士 鈴江武彦
示す回路図、第２図は第１図中のＭ Ｏ，Ｓトランジス
タおよびそのドレイン側の浮遊ゲート型トランジスタの
構造の一例を示す断面図、第３図（ａ）は従来の半導体
装置における電源入力初段のＭＯＳトランジスタを示す
回路図、第３図（ｂ）は同図（ａ）のＭＯ３）ランジス
タの構造を示す断面図である。 Ｔ ｎ−−−−・−ＭＯＳ トランジスタ、Ｔｆｄ、Ｔ
ｆｇ・・・・・・浮遊ゲート型トランジスタ、２０・・
・・・・Ｐ型半導体基板、２１・・・・・・ゲート絶縁
膜、２２・・・・・・ゲート電極、２３・・・・・・ド
レイン用の高濃度のＮ中不純物領域、２４・・・・・・
ドレイン用の低濃度のＮ−不純物領域、２５・・・・・
・ソース用の高濃度のＮ＋不純物領域、２６・・・・・
・ソース用の低濃度のＮ″″不純物領域、２７・・・・
・・第１ゲート絶縁膜、２８・・・・・・第２ゲート絶
縁膜、２９・・・・・・第１ゲート電極（浮遊ゲート電
極）、３０・・・・・・第２ゲート電極（制御ゲート電
極）、３１・・・・・・ドレイン用の高濃度のＮ＋不純
物領域、３２・・・・・・ドレイン用の低濃度のＮ−不
純物領域、３３・・・・・・ソース用の高濃度のＮ中不
純物領域、３４・・・・・・ソース用の低濃度のＮ″″
不純物領域、Ｃ１、Ｃ２、Ｃ３・・・・・・容量。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 【特許請求の範囲】 ＭＯＳトランジスタおよび浮遊ゲート型トランジスタを
含む半導体装置において、 前記ＭＯＳトランジスタに対する電源入力路あるいは高
電圧入力路に前記浮遊ゲート型トランジスタが負荷素子
として挿入接続されていることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199543A JP2760995B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199543A JP2760995B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0247875A true JPH0247875A (ja) | 1990-02-16 |
| JP2760995B2 JP2760995B2 (ja) | 1998-06-04 |
Family
ID=16409576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199543A Expired - Fee Related JP2760995B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760995B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6669068B2 (en) | 2001-03-17 | 2003-12-30 | Kijuro Kawakita | Extendable strap and bag provided with the same |
| US6902789B2 (en) | 2000-08-31 | 2005-06-07 | Ohno Co. Ltd. | Tufted carpet and backing fabric |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184793A (ja) * | 1985-02-12 | 1986-08-18 | Matsushita Electronics Corp | 半導体メモリ回路 |
| JPS62135011A (ja) * | 1985-12-06 | 1987-06-18 | Nec Corp | 半導体装置 |
-
1988
- 1988-08-10 JP JP63199543A patent/JP2760995B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184793A (ja) * | 1985-02-12 | 1986-08-18 | Matsushita Electronics Corp | 半導体メモリ回路 |
| JPS62135011A (ja) * | 1985-12-06 | 1987-06-18 | Nec Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6902789B2 (en) | 2000-08-31 | 2005-06-07 | Ohno Co. Ltd. | Tufted carpet and backing fabric |
| US6669068B2 (en) | 2001-03-17 | 2003-12-30 | Kijuro Kawakita | Extendable strap and bag provided with the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2760995B2 (ja) | 1998-06-04 |
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