JPH0249064B2 - Dokijotaihanteisochi - Google Patents
DokijotaihanteisochiInfo
- Publication number
- JPH0249064B2 JPH0249064B2 JP59219666A JP21966684A JPH0249064B2 JP H0249064 B2 JPH0249064 B2 JP H0249064B2 JP 59219666 A JP59219666 A JP 59219666A JP 21966684 A JP21966684 A JP 21966684A JP H0249064 B2 JPH0249064 B2 JP H0249064B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- pair
- circuit
- absolute value
- symbol
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000001186 cumulative effect Effects 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は積分器を備えたシンボルシンクロナイ
ザに使用される同期状態判定装置に関し、特に
Ｓ／Ｎの低い状態で確実に同期状態を判定する方
式に関する。
ザに使用される同期状態判定装置に関し、特に
Ｓ／Ｎの低い状態で確実に同期状態を判定する方
式に関する。
（従来の技術）
従来から積分器を使用したシンボルシンクロナ
イザとしては、通常、DTTL（DATA
TRANSITION TRACKING LOOP）形および
アーリーレートゲート形のシンボルシンクロナイ
ザが使用されてきた。従来、これらの方式におい
て同期状態を判定することは、第１の方式として
データ積分信号をコンピユータに入力し、分散に
よつてＳ／Ｎを計算することによつて行つてい
た。
イザとしては、通常、DTTL（DATA
TRANSITION TRACKING LOOP）形および
アーリーレートゲート形のシンボルシンクロナイ
ザが使用されてきた。従来、これらの方式におい
て同期状態を判定することは、第１の方式として
データ積分信号をコンピユータに入力し、分散に
よつてＳ／Ｎを計算することによつて行つてい
た。
一方、簡易な第２の方式としてはデータをフイ
ルタリングした後に、ゼロクロスのタイミングと
再生クロツク信号との位相関係により判定する方
式が公知である。
ルタリングした後に、ゼロクロスのタイミングと
再生クロツク信号との位相関係により判定する方
式が公知である。
（発明が解決しようとする問題点）
これらの方式では、判定スレツシユホールド
EB／Noが低い時にスレツシユホールド効果を生
じ難いという欠点があつた。
EB／Noが低い時にスレツシユホールド効果を生
じ難いという欠点があつた。
さらに上記においては、第１の方式ではコンピ
ユータが必要であつて装置の規模が大きくなると
いう欠点があり、第２の方式では帯域制限用のフ
イルタを追加する必要があるため、部品点数が増
加するという欠点があつた。
ユータが必要であつて装置の規模が大きくなると
いう欠点があり、第２の方式では帯域制限用のフ
イルタを追加する必要があるため、部品点数が増
加するという欠点があつた。
本発明は上記２方式の欠点を解決することを目
的としたもので、ハードウエア的に同期状態を判
定するものである。
的としたもので、ハードウエア的に同期状態を判
定するものである。
本発明の目的は、１ビツトのデータを前段と後
段との二段の積分器により積分し、これらをデイ
ジタル処理してデータ値および同期判定結果を得
ることにより上記欠点を除去し、外部条件に影響
されることなく、常に正しい同期状態の判定結果
を与えることができるように構成した同期状態判
定装置を提供することにある。
段との二段の積分器により積分し、これらをデイ
ジタル処理してデータ値および同期判定結果を得
ることにより上記欠点を除去し、外部条件に影響
されることなく、常に正しい同期状態の判定結果
を与えることができるように構成した同期状態判
定装置を提供することにある。
（問題点を解決するための手段）
本発明による同期状態判定装置は、一対のデー
タ積分器と、一対のＡ／Ｄコンバータと、加算回
路と、絶対値回路と、アキユームレータと、判定
比較手段とを備えて構成したものである。
タ積分器と、一対のＡ／Ｄコンバータと、加算回
路と、絶対値回路と、アキユームレータと、判定
比較手段とを備えて構成したものである。
一対のデータ積分器は、それぞれ1/2シンボル
だけ位相差を保つて単位シンボルの前半、および
後半を独立して積分するためのものである。
だけ位相差を保つて単位シンボルの前半、および
後半を独立して積分するためのものである。
一対のＡ／Ｄコンバータは、一対のデータ積分
器の出力をそれぞれＡ／Ｄ変換するためのもので
ある。
器の出力をそれぞれＡ／Ｄ変換するためのもので
ある。
加算回路は、一対のＡ／Ｄコンバータの出力を
加算するためのものである。
加算するためのものである。
絶対値回路は、加算回路の出力に対して絶対値
をとるためのものである。
をとるためのものである。
アキユームレータは、絶対値回路の出力を累積
するためのものである。
するためのものである。
判定比較手段は、アキユームレータの出力が判
定スレツシユホールド値を越えているか否かによ
り同期ロツクを判定するためのものである。
定スレツシユホールド値を越えているか否かによ
り同期ロツクを判定するためのものである。
（実施例）
次に、本発明について図面を参照して詳細に説
明する。
明する。
第１図は、本発明による同期状態判定装置の一
実施例を示すブロツク図である。第１図におい
て、１，３はそれぞれデータ積分器、２，４は
Ａ／Ｄコンバータ、５は加算回路、６は絶対値回
路、７はアキユームレータ、８は比較器、９は判
定スレシユホールド回路、１０はタイミング発生
回路である。
実施例を示すブロツク図である。第１図におい
て、１，３はそれぞれデータ積分器、２，４は
Ａ／Ｄコンバータ、５は加算回路、６は絶対値回
路、７はアキユームレータ、８は比較器、９は判
定スレシユホールド回路、１０はタイミング発生
回路である。
第２図は、同期状態判定装置の各部の波形を示
す図である。第２図においてａは信号線１０１上
の入力信号波形であり、ｂは信号線１０２上の積
分波形であり、ｃは信号線１０３上の加算結果で
あり、ｄは信号線１０４上の絶対値であり、ｅは
信号線１０５上のタイミング波形であり、ｆは信
号線１０６上の累積波形である。
す図である。第２図においてａは信号線１０１上
の入力信号波形であり、ｂは信号線１０２上の積
分波形であり、ｃは信号線１０３上の加算結果で
あり、ｄは信号線１０４上の絶対値であり、ｅは
信号線１０５上のタイミング波形であり、ｆは信
号線１０６上の累積波形である。
第１図においては、一対のデータ積分器１，３
が用意され、各シンボルの前半、および後半の積
分を行う。データ積分器３の出力はデータ積分器
１の出力に比べて1/2シンボルだけ遅れている。
積分はタイミング発生回路１０から出力されたタ
イミングパルスに同期して行われるもので、タイ
ミングパルスに入力信号が同期していないと正常
な出力が得られないことは勿論である。それぞれ
のデータ積分器１，３の出力は、一対のＡ／Ｄコ
ンバータ２，４を介して加算器５により加算され
る。加算器５は半シンボルごとにデータを出力す
るが、2N番目のデータは単位シンボルを完全に
積分したものであり、2N＋１番目のデータは単
位シンボルの中間を積分したものである。これら
の値の絶対値を絶対値回路６によつて求めると、
正常に同期している場合には2N番目のデータの
絶対値は正の一定値をとり、トランジシヨンのあ
る場合には、2N＋１番目のデータの絶対値は零
に近い値となる。一方、トランジシヨンのない場
合には2N＋１番目のデータの絶対値は正の一定
値となる。これらの値についてアキユームレータ
７によつて塁積を行うわけである。2N番目のデ
ータに正の積算を行い、2N＋１番目のデータに
負の積算を行うと一定ビツト数の積算を行つた後
にロツクオフ時には零に等しい値が得られ、ロツ
クオン時には正の値が得られる。このため、上記
の値と判定スレシユホールド回路９に設定してあ
る基準のスレシユホールド値とを比較器８によつ
て比較することにより、同期ロツクの判定を行つ
ている。
が用意され、各シンボルの前半、および後半の積
分を行う。データ積分器３の出力はデータ積分器
１の出力に比べて1/2シンボルだけ遅れている。
積分はタイミング発生回路１０から出力されたタ
イミングパルスに同期して行われるもので、タイ
ミングパルスに入力信号が同期していないと正常
な出力が得られないことは勿論である。それぞれ
のデータ積分器１，３の出力は、一対のＡ／Ｄコ
ンバータ２，４を介して加算器５により加算され
る。加算器５は半シンボルごとにデータを出力す
るが、2N番目のデータは単位シンボルを完全に
積分したものであり、2N＋１番目のデータは単
位シンボルの中間を積分したものである。これら
の値の絶対値を絶対値回路６によつて求めると、
正常に同期している場合には2N番目のデータの
絶対値は正の一定値をとり、トランジシヨンのあ
る場合には、2N＋１番目のデータの絶対値は零
に近い値となる。一方、トランジシヨンのない場
合には2N＋１番目のデータの絶対値は正の一定
値となる。これらの値についてアキユームレータ
７によつて塁積を行うわけである。2N番目のデ
ータに正の積算を行い、2N＋１番目のデータに
負の積算を行うと一定ビツト数の積算を行つた後
にロツクオフ時には零に等しい値が得られ、ロツ
クオン時には正の値が得られる。このため、上記
の値と判定スレシユホールド回路９に設定してあ
る基準のスレシユホールド値とを比較器８によつ
て比較することにより、同期ロツクの判定を行つ
ている。
同期状態判定装置がロツクしていない状態では
2N番目と2N＋１番目とのデータがほぼ同一の値
となるため、累積値はほぼ零に近い値となる。こ
れらの演算をデイジタル的に行うことにより、シ
ンボルレートが変化しても同期ロツク判定のスレ
シユホールドは変化しない。
2N番目と2N＋１番目とのデータがほぼ同一の値
となるため、累積値はほぼ零に近い値となる。こ
れらの演算をデイジタル的に行うことにより、シ
ンボルレートが変化しても同期ロツク判定のスレ
シユホールドは変化しない。
（発明の効果）
以上説明したように本発明では、１ビツトのデ
ータを前段と後段との二段の積分器により積分
し、これらをデイジタル処理してデータ値および
同期判定結果を得ることにより、比較的簡単な回
路構成でＳ／Ｎの低い状態においても同期の判定
を行うことができるという効果がある。
ータを前段と後段との二段の積分器により積分
し、これらをデイジタル処理してデータ値および
同期判定結果を得ることにより、比較的簡単な回
路構成でＳ／Ｎの低い状態においても同期の判定
を行うことができるという効果がある。
また、上記において回路構成をデイジタル化す
ることにより、シンボルレートが変化した場合で
も、判定スレシユホールドEB／NOを一定に保つ
ことができるという効果がある。
ることにより、シンボルレートが変化した場合で
も、判定スレシユホールドEB／NOを一定に保つ
ことができるという効果がある。
第１図は、本発明による同期状態判定装置の一
実施例を示すブロツク図、第２図は同期状態判定
装置の各部の波形を示す図である。 １，３……積分器、２，４……Ａ／Ｄコンバー
タ、５……加算器、６……絶対値回路、７……ア
キユームレータ、８……比較器、９……判定スレ
シユホールド回路、１０……タイミング発生回
路。
実施例を示すブロツク図、第２図は同期状態判定
装置の各部の波形を示す図である。 １，３……積分器、２，４……Ａ／Ｄコンバー
タ、５……加算器、６……絶対値回路、７……ア
キユームレータ、８……比較器、９……判定スレ
シユホールド回路、１０……タイミング発生回
路。
Claims (1)
- １ それぞれ1/2シンボルだけ位相差を保つて単
位シンボルの前半および後半を独立して積分する
ための一対のデータ積分器と、前記一対のデータ
積分器の出力をそれぞれＡ／Ｄ変換するための一
対のＡ／Ｄコンバータと、前記一対のＡ／Ｄコン
バータの出力を加算するための加算回路と、前記
加算回路の出力に対して絶対値をとるための絶対
値回路と、前記絶対値回路の出力を累積するため
のアキユームレータと、前記アキユームレータの
出力が判定スレツシユホールド値を越えているか
否かにより同期ロツクを判定するための判定比較
手段とを具備して構成したことを特徴とする同期
状態判定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219666A JPH0249064B2 (ja) | 1984-10-19 | 1984-10-19 | Dokijotaihanteisochi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219666A JPH0249064B2 (ja) | 1984-10-19 | 1984-10-19 | Dokijotaihanteisochi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6199437A JPS6199437A (ja) | 1986-05-17 |
| JPH0249064B2 true JPH0249064B2 (ja) | 1990-10-29 |
Family
ID=16739073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219666A Expired - Lifetime JPH0249064B2 (ja) | 1984-10-19 | 1984-10-19 | Dokijotaihanteisochi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0249064B2 (ja) |
-
1984
- 1984-10-19 JP JP59219666A patent/JPH0249064B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6199437A (ja) | 1986-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001519106A (ja) | ランダム二進信号からの高速クロック再生用位相検波器 | |
| CA1294334C (en) | Digital data separator | |
| US6337650B1 (en) | System and method for regenerating clock signal | |
| JP2002526963A (ja) | クロック信号周波数を追従調整するための周波数検出方法および該方法を実施するための周波数検出回路 | |
| JP3132043B2 (ja) | クロック抽出回路 | |
| JPH0249064B2 (ja) | Dokijotaihanteisochi | |
| JP3240954B2 (ja) | 位相比較器 | |
| US7961832B2 (en) | All-digital symbol clock recovery loop for synchronous coherent receiver systems | |
| JPH069106B2 (ja) | ディジタルデ−タ検出器 | |
| US5235290A (en) | Method and apparatus for smoothing out phase fluctuations in a monitored signal | |
| JP2760123B2 (ja) | ディジタル位相同期回路 | |
| JPH029243A (ja) | タイミング再生回路 | |
| JP2550755B2 (ja) | ビット同期判定回路 | |
| EP0914712A1 (en) | Digital phase locked loop | |
| JP3102756B2 (ja) | クロック抽出回路 | |
| JPH0775355B2 (ja) | 直流ドリフト補償回路 | |
| JPH0724833Y2 (ja) | クロック信号再生回路 | |
| JP3175217B2 (ja) | デジタルｐｌｌ回路 | |
| JPH01240039A (ja) | ダブルサンプリング型タイミング再生方式 | |
| JPH0370421B2 (ja) | ||
| JPH0354934A (ja) | 位相同期回路 | |
| JPH0220941A (ja) | データ識別回路 | |
| JP2553795B2 (ja) | ベロシティエラー検出装置 | |
| JPS62281534A (ja) | フレ−ム同期パタ−ン相関検出回路 | |
| JPH0294709A (ja) | 位相同期装置 |