JPH0251238A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体装置及びその製造方法に関するもので
あり、さらに詳しく言えば電界効果トランジスタのソー
ス・ドレイン構造とその形成方法に関するものである。

昨今、半導体集積回路においては高密度化の要求が一段
と高まる中で、微細化の技術の進歩が急速な勢いで進ん
でいる。

しかし、ゲート幅を小さくして、その微細化を試みると
基板容量や短チャンネル効果の問題を生ずる。

そこで、イオン注入の深さｘｊに依存しない、拡散方法
により、ソース・ドレインを構成する不純物拡散領域を
セルファラインで形成する発明がなされている。

（ロ）従来の技術 第３，４図は、従来例に係る説明図であり、第３・図は
、従来例に係る半導体装置の構造図を示している。

図において、（１）はＰ型Ｓｉ基板、（２）は素子間を
分離するフィールド絶縁膜、（３）はポリＳｉ膜から成
るゲート電極、り４）はサイドウオール酸化膜やゲート
酸化膜等を構成する５ｉ０２膜、＜５〉はｎ１不純物拡
散領域（高濃度）やｎ−不純物拡散領域（低濃度のＬＤ
Ｄ領域）から成るソース、（６〉は同様にドレイン、（
９）はソース（５）、ドレイン（６）等の素子を絶縁す
るＰＳＧ膜、（１０）はＡｐ主電極あり、Ｓはソース電
極、Ｄはドレイン電極である。

これ等により電界効果トランジスタ（ｎ　ｃ　ｈＭＯＳ
　Ｆ　ＥＴ）を構成する。

第４図は、従来例の半導体製造方法に係る課題を説明す
る図であり、ソース・ドレインを形成する途中工程の状
態を示している。

図において、ソースフ５）やドレイン（６）は、ゲート
（３ａ）バターニング後、ゲート（３ａ）をマスクにし
てイオン注入方法により不純物イオン（７）を、Ｐ型Ｓ
ｉ基板（１）に注入し、該基板（１）の熱処理をして一
対の不純物拡散領域が形成され、これ等の形成工程を得
て成るものである。なお、ＧＬはゲート長、ｃｈ、はソ
ース・ドレイン間の設計チャンネル長、ａｈ、はソース
・ドレイン間の実効チャンネル長、ｄは拡散層の深さ、
（８〉は空乏層であり、ソース・ドレイン（５）　、　
（６）間に電圧を印加した場合にソース（５）やドレイ
ン（６）から基板（１）方向に広がるキャリアの存在し
ない部分である。

ここで、ゲート長ＧＬを小さくして、ＭＯＳＦＥＴの微
細化を図るべく、設計チャンネル長ａｈ、かつイオン注
入の深さｘｊを制御して、拡散層の深さｄの不純物拡散
領域（ソース・ドレイン）　（５）。

（６）を形成する。しかし、ソース・ドしイン間に電圧
を印加して、トランジスタの動作をさせると、該ソース
（５）やドレイン（６）がら空乏層（８）が２次元的に
広がり、しきい値電圧Ｖｔｈやバンチスルー電圧が低下
する短チャンネル効果を発生するおそれが大きい。

量が増大する。

（ハ）発明が解決しようとする課題 従って、ゲート長釘を小さくして、ＭＯＳＦＥＴの微細
化を図ると、従来の不純物拡散領域の構造及び形成方法
では比例縮ノＪ＼則により、イオン注入の深さｘｊが深
くなるため、不純物拡散領域（ソース・ドレイン）　（
５）　、　（６）の深さｄが深くなり、浅いｐｎ接合を
形成することができない。

このため、短チャンネル効果が発生し易くなり、トラン
ジスタのしきい値電圧Ｖｔｈが低下する。また、寄生容
量が増大し、トランジスタ動作の高速化ができない。

これにより、電界効果トランジスタの微細化と、高速化
を図ることができないという問題がある。

本発明は、かかる従来例の課題に鑑み創作されたもので
あり、基板に直接不純物イオンを注入することなく、浅
いｐｎ接合の不純物拡散領域を形成し、短チャンネル効
果を抑制し、寄生容量の低減を図ることを可能とする半
導体装置及びその製造方法の提供を目的とする。

（ニ）課題を解決するための手段 本発明の半導体装置及びその製造方法は、その一実施例
を第１〜２図に示すように、その装置を一導電型の半導
体基板（１１）に、素子間を分離する素子分離膜（１２
，１４ａ、　１９．２３　）と、ゲート電極（１３）と
、一対の反対導電型の不純物拡散層（２２）と、引出電
極（２０）と、電極（２４）から成る半導体装置であっ
て、 前記反対導電型の不純物拡散ＷＪ（２２）が、ゲート￥
Ｌ極（１３）の側壁絶縁膜（１４ａ）と、第１の素子分
離膜（１２）から該側壁絶縁膜（１４ａ）の直下に延在
する第２の素子分離膜（１９〉との間に、かつ前記側壁
絶縁膜（１４ａ）下の半導体基板（１１）に設けられ、
前記不純物拡散Ｍ　（２２）が引出電極（２０）に接続
されていることを特徴とし、 その製造方法を、素子分離膜（１２）により画定された
一導電型の半導体基板（１１）のトランジスタ形成領域
Ａに、側壁絶縁膜（１４ａ）を設けたゲート電極（１３
）を形成する工程と、 前記トランジスタ形成領域Ａの一導電型の半導体基板（
１１）を選択的に開口して、開口部（１５）を形成し、
その後該基板（１１）の熱処理をして、開口部（１５）
の内面に第１の熱酸化膜（１６）を形成する工程と、前
記側壁絶縁膜（１４ａ）から開口部（１５〉の第１の熱
酸化膜（１６）に延在する側壁のみに、耐熱酸化性絶縁
膜（１７ｂ）を形成する工程と、前記半導体基板（１１
）の熱処理をして、前記開口部（１５）内に第２の熱酸
化膜（１９）を形成する工程と、前記トランジスタ形成
領域Ａの耐熱酸化性絶縁膜（１７ｂ）と、第１の熱酸化
膜とを除去して、−導′准型の半導体基板（１１）を露
出する工程と、前記半導体基板（１１）に、選択的に反
対導電型の不純物を含有する多結晶半導体膜（２０〉を
形成し、その後該基板（１１）の熱処理をして、該基板
（１１）内に一対の反対導電型の不純物拡散Ｊ！？（２
２）を形成する工程とを有することを特徴とし、 前記側壁絶縁膜（１４ａ）から開口部（１５）の第１の
熱酸化膜（１６）に延在する側壁のみに、耐熱酸化性絶
縁膜（１７ｂ）を形成する工程が、 前記半導体基板（１１）の全面に耐熱酸化性絶縁膜（１
７）を形成し、その後該基板（１１）の全面を異方性エ
ツチングをし、自己整合的に各側壁部分に耐熱酸化性絶
縁膜（１ｅａ、　１７ｂ　）を残留させ、さらに該耐熱
酸化性絶縁膜（１７ｂ）に保護膜（１８）を形成し、他
の耐熱酸化性絶縁膜（１７ａ）を等方性エツチングによ
り除去することを特徴とし、上記目的を達成する。

（＊）作用 本発明の半導体装置によれば、一対の反対導電型の不純
物拡散層（２２）がゲート電極（１３）の側壁絶縁膜（
１４ａ）下に、かつ該側壁絶縁膜（１４ａ）と、第２の
素子分離膜（１９）とにより画定される半導体基板（１
１）に設けられ、該不純物拡散層（２２〉が引出電極（
２０）に接続されている。

このため一対の反対導電型の不純物拡散層（２２）と半
導体基板（１１）とのｐｎ接合部の境界表面積を極めて
小さくすることができるので、ソース・基板間及びドレ
イン・基板間の寄生容量を低減させることが可能となる
。

これにより、空乏層の広がりを抑制し短チャンネル効果
を抑制することができ、トランジスタのしきい値電圧ｖ
ｔｈを安定させることが可能となる。

さらに、本発明の半導体装置の製造方法によれば、一対
の反対導電型の不純物拡散層（２２）を形成する領域に
ついて、ゲート電極（１３）の側壁絶縁膜（１４ｇ）下
に、極めて、微細に、かつ自己整合的に半導体基板（１
１〉を露出させることができる。

このため、反対導電型の不純物を含む多結晶半導体（２
０）より、熱処理等をして、不純物を半導体基板（１１
）に拡散させることにより、浅いｐｎ接合構造の反対導
電型の不純物拡散層（２２）を形成することが可能とな
る。

これにより、ゲート長Ｇｔと、一対の反対導電型の不純
物拡散層の形成領域とを比例縮小しても、従来のような
イオン注入の深さｘｊの影響を回避することが可能とな
る。

（へ）実施例 次に図面を参照しながら本発明の実施例について説明す
る。

第１，２図は、本発明の実施例に係る半導体装置及びそ
の製造方法を説明する図であり、第１図は本発明の実施
例に係るｎｃｈＭＯ８ＦＥＴの構造図を示している。

図において、（１１）はＰ型Ｓｉ基板、（１２）は素子
分離をするフィールド絶縁膜、〈１３）はポリＳｉ膜を
パターン形成されたゲート電極、（１４〉はサイドウオ
ール（側壁絶縁膜）やゲート酸化膜を構成するＳｉか膜
、（１９）はフィールド絶縁膜（１２）と、ゲート電極
（１３）を絶縁するＳｉｎ、膜（１４）との間にソース
・ドレイン形成領域を画定する熱酸化膜（Ｓｉｎ。

膜）、（２０）はソースやドレインを引出す引出電極を
形成する不純物イオンを注入したポリＳｉ膜である。

（２２）は、ソースやドレインを形成するＮ＋不純物拡
牧層であり、ポリＳｉ膜（２０）に注入された＄１ｐ＋
イオン等が熱処理されることにより、Ｐ型Ｓｉ基板（１
１）に拡散され、自己整合的に形成された浅いｐｎ接合
領域である。

（２３）は、ポリＳｉ膜（２０）（引出電極）を絶縁す
るＰＳＧ膜であり、（２４）は該引出電極に接続される
Ａり電極である。なお、ＡＱ電極（２４）は、ソース８
１ゲートＧ１　ドレインＤをそれぞれ構成する。

これ等によりｎｃｈＭＯ３ＦＥＴを構成する。

このようにし℃、ソースやドしインを形成するＮ“不純
物拡散層（２２）が、ゲート電極り１３）のサイドウオ
ール（１４ａ）下、かつ゛ナイドウオール（１４ａ）と
Ｓｉｏ、膜（１９）とにより画定されるＰ型Ｓｉ基板（
１１）に設けられ、Ｎ１不純物拡散層（２２）がポリＳ
ｉ膜（２０）に不純物を注入した引出電極に接続されて
いる。

このためＮ＋不純物拡散層（２２）とＰ型Ｓｉ、基板（
１１）とのｐｎ接合部の境界表面積を極めて小さくする
ことができるので、ソース・基板間及びドレイン基板間
の寄生容量を低減させることが可能となる。

これにより、空乏層の２次元的広がりを抑制し、短チャ
ンネル効果を小さくすることができ、トランジスタのし
きい値電圧Ｖｔｈを安定させることが可能となる。

第２図は本発明の実施例に係る半導体装置の形成工程図
である。

図において、ｎｃｈＭＯ３ＦＥＴを形成する場合は、ま
ず、Ｐ型Ｓｉ基板（１１）をフィールド絶縁膜（１２）
により素子分離し、トランジスタ形成領域Ａにサイドウ
オール（Ｌ４ｇ）、ゲート酸化膜（１４ｂ）を設けたゲ
ート長ＧＬのゲート電極（１３）を形成する。なお、ゲ
ート電極（１３）はポリＳｉ膜をバターニングすること
により形成される。（同図（ａ））。

次に、トランジスタ形成領域Ａのゲート電極（１３）の
両側のＰ型Ｓｉ基板（１１）をＲＩＥ法等による異方性
エツチングにより深さ０．２〔μｍ〕程度の開口部（１
５）を形成する。その後Ｐ型Ｓｉ基板（１１）の熱処理
をして、開０部（１５〉の内面に膜厚２００〔人〕程度
のＳｉｎ、膜（１６）を形成する（同図（ｂ））。

次いで、Ｐ型Ｓｉ膜（１１）上に耐熱酸化性のＳｉ、Ｎ
。

膜（１７）を成長し、その後、ＲＩＥ法等による異方性
エツチングにより、自己整合的にゲート電極（１３）か
ら開口部（１５）に至る側壁にＳｉ３Ｎ４膜（１７ｂ）
を残留させる。このとき、フィールド絶縁膜（１２）か
ら開口部（１５）に至る側壁にも５ｉｓＮａ膜（１７ａ
）が生ずる（同図（ｃ）　）　。

次に、ゲート電極（１３）から開口部（１５）の側壁に
残留する５ｉｓＮ４膜（１７ｂ）を保護するレジスト膜
（１８）を、フォト・リソグラフ工程等により形成する
。

その後、フィールド絶縁膜（１２）から開口部（１５）
の側壁に残留する５ｉｓＮａ膜（１７ａ）をケミカルド
ライエッチ（ＣＤＥ）による等方性エツチングにより除
去する（同図（ｄ））。

さらに、トランジスタ形成領域Ａ上のレジスト膜（１８
）を除去し、その後Ｐ型Ｓｉ基板り１１）の熱処理をし
て、膜厚２０００［人］程度のＳｉＯｘ膜（１９）を開
口部〈１５）内に形成する。これにより、フィールド絶
縁膜（１２）からゲート電極（１３）下附近にＳｉｎ、
膜（１９）を形成することができる。なお、熱処理条件
は、ウェット雰囲気中において、加熱温度を９５０℃程
度、加熱時間を５０分程度とする（同図（Ｃ））。

次に、ゲート電極（１３〉から開口部（１５）の側壁に
残留する５ｉｓＮａ膜（１７ｂ）を、リン酸等による等
方性エツチング方法により除去し、その後、開口部（１
５）の内面のＳｉか膜（１６）を除去し、Ｐ型Ｓｉ基板
（１１）を露出する。さらに膜厚２５００［人〕程度の
ボＪＳｉ膜（２１〉を、減圧ＣＶＤ法等によりパターン
成長をする。その後、ｓ′Ｐ＋（リン）イオン等の不純
物をＩ・■法（イオンインプラチージョン）等によりポ
リＳｉ膜（２０）に打ち込む。次にＰ型Ｓｉ基板（１１
）の熱処理をして、Ｐ型Ｓｉ基板（１１）に一対のＮ＋
不純物拡散層（２２）を形成する。なお、熱処理条件は
、窒素雰囲気中で、加熱温度を９００°Ｃ程度、加熱時
間を３０分程度とする。また、Ｎ”不純物拡散層（２２
）は、ポリＳｉ膜（２０〉に打ら込まれたＰ＋イオン（
２１）がＰ型Ｓｉ基板（１１）に拡散され、イオン注入
の深さｘｊに依存詐れない浅いｐｎ接合を形成する拡散
層となる。更にポリＳｉ膜（２０〉はパターン形成グさ
れてゲート電極（］３〉上で分離されてソースＳとドレ
インＤになる。（同図（ｆ〉）。

次いで、ポリＳｉ膜（２０）をＰＳＧ膜（２３）等によ
り素子絶縁し、その後、ＰＳＧ膜（２３〉を選択的に開
口して、ポリＳｉ膜り２０）を露出し、該開口部にＡρ
１極（２４）をパターン形成し、ソースＳ１ゲートＧ、
ドレインＤの各電極を形成する（同図（ｇ）　）　。

これ等の形成工程によりｎｃｈＭＯ３ＦＥＴを製造する
ことができる。

このようにして、Ｎ＋不純物拡散層（２２）を形成する
領域について、ゲート電極（１３）の側壁絶縁膜（１４
ａ）下に極めて微細に、かつ自己整合的にＰ型Ｓｉ基板
（１１）を露出させることができる。

このため、Ｎ型の不純物を含むポリＳｉ膜（２０）をそ
の領域に形成し、その後熱処理をしてＮ型不純物をＰ型
Ｓｉ基板（１１）に拡散させることにより、浅いｐｎ接
合構造のＮ＋不純物拡散Ｊ？！（２２）を形成すること
が可能となる。

これにより、ゲート長ＧＬと、Ｎ＋不純物拡散層（２２
）の形成領域とを比例縮小しても、従来のようなイオン
注入の深さｘｊの影響を回避することが可能となる。

（ト）発明の詳細 な説明したように本発明によれば、浅いｐｎ接合構造の
一対の反対導電型の不純物拡散層を自己整合的に形成す
ることができる。

このため、ソース・基板間及びドレイン基板間の寄生容
量を低減することができ、トランジスタ動作の高速化を
図ることが可能となる。

また、ドレイン又はソースからの空乏層の２次元的広が
りを抑制することができるので、短チャンネル効果の防
止を図ることが可能となる。

これにより、高信頼度、高性能の半導体装置を製造する
ことが可能となる。

【図面の簡単な説明】

第１図は、本発明の実施例に係るｎｃｈＭＯ３ＦＥＴの
構造を説明り−る断面図、第２図は本発明の実施例に係
る半導体装置の形成工程を説明する断面図、第３図は従
来例に係る半導体装置の構造を説明する断面図、第４図
は従来例の半導体製造方法に係る課題を説明する断面図
である。 （符号の説明） （１）　、　（１１）・・・Ｐ型Ｓｉ基板（一導電型の
半導体基板）、　（２）　、　（１２）・・・フィール
ド絶縁膜（第１の素子分離膜）、（３）　、　（１３）
・・・ゲート電極、（４）。 （１４）・・・ＳｉＯを膜（絶縁膜又は素子分離膜）、
　（５）。 （２２）・・・ソース、又はＮ＋不純物拡散層（反対導
電型の不純物拡散に！Ｉ）、　（６）　、　（２２）・
・・ドレイン、又はＮ＋不純物拡散層（反対導電型の不
純物拡散層）、　（７）　、　（２１）・・・不純物イ
オン（＄１ｐ＋イオン）、（８）・・・空乏層、　（９
）　、　（２３）・・・ＰＳＧ膜（素子分離膜）、　（
１０）　、　（２４）・・・Ａｆｔ極（電極）、（１４
ａ）・・・サイドウオール（側壁絶縁膜）、　（１４ｂ
）・・・ゲート酸化膜、　（１５）・・・開口部、　（
１６）　、　（１９）・・・Ｓｉｎ、膜（素子分離膜又
は第１の熱酸化膜及び第２の熱酸化膜）、　　（１７，
１７ａ、　１７ｂ）−５ｉ、Ｎ４膜（耐熱酸化性絶縁膜
）、　（１８）・・・レジスト膜（保護膜）、（２０）
・・・ポリＳｉ膜（引出電極、又は不純物を含有する多
結晶半導体膜）、　　Ｓ、Ｇ、Ｄ・・・ソース、ゲート
、ドレイン、　　Ａ・・・トランジスタ形成領域。 第１

Claims (3)

【特許請求の範囲】
1. （１）一導電型の半導体基板（１１）に、素子間を分離
   する素子分離膜（１２、１４ａ、１９、２３）と、ゲー
   ト電極（１３）と、一対の反対導電型の不純物拡散層（
   ２２）と、引出電極（２０）と、電極（２４）から成る
   半導体装置であって、 前記反対導電型の不純物拡散層（２２）が、ゲート電極
   （１３）の側壁絶縁膜（１４ａ）と、第１の素子分離膜
   （１２）から該側壁絶縁膜（１４ａ）の直下に延在する
   第２の素子分離膜（１９）との間に、かつ前記側壁絶縁
   膜（１４ａ）下の半導体基板（１１）に設けられ、前記
   不純物拡散層（２２）が引出電極（２０）に接続されて
   いることを特徴とする半導体装置。
2. （２）素子分離膜（１２）により画定された一導電型の
   半導体基板（１１）のトランジスタ形成領域（Ａ）に側
   壁絶縁膜（１４ａ）を設けたゲート電極（１３）を形成
   する工程と、 前記トランジスタ形成領域（Ａ）の一導電型の半導体基
   板（１１）を選択的に開口して、開口部（１５）を形成
   し、その後該基板（１１）の熱処理をして、開口部（１
   ５）の内面に第１の熱酸化膜（１６）を形成する工程と
   、 前記側壁絶縁膜（１４ａ）から開口部（１５）の第１の
   熱酸化膜（１６）に延在する側壁のみに、耐熱酸化性絶
   縁膜（１７ｂ）を形成する工程と、 前記半導体基板（１１）の熱処理をして、前記開口部（
   １５）内に第２の熱酸化膜（１９）を形成する工程と、 前記トランジスタ形成領域（Ａ）の耐熱酸化性絶縁膜（
   １７ｂ）と、第１の熱酸化膜とを除去して、一導電型の
   半導体基板（１１）を露出する工程と、前記半導体基板
   （１１）に、選択的に反対導電型の不純物を含有する多
   結晶半導体膜（２０）を形成し、その後該基板（１１）
   の熱処理をして、該基板（１１）内に一対の反対導電型
   の不純物拡散層（２２）を形成する工程とを有すること
   を特徴とする半導体装置の製造方法。
3. （３）前記側壁絶縁膜（１４ａ）から開口部（１５）の
   第１の熱酸化膜（１６）に延在する側壁のみに、耐熱酸
   化性絶縁膜（１７ｂ）を形成する工程が、 前記半導体基板（１１）の全面に耐熱酸化性絶縁膜（１
   ７）を形成し、その後該基板（１１）の全面を異方性エ
   ッチングをし、自己整合的に各側壁部分に耐熱酸化性絶
   縁膜（１７ａ、１７ｂ）を残留させ、さらに該耐熱酸化
   性絶縁膜（１７ｂ）に保護膜（１８）を形成し、他の耐
   熱酸化性絶縁膜（１７ａ）を等方性エッチングにより除
   去することを特徴とする請求項２記載の半導体装置の製
   造方法。