JPS6214918B2 - - Google Patents
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- JPS6214918B2 JPS6214918B2 JP54120246A JP12024679A JPS6214918B2 JP S6214918 B2 JPS6214918 B2 JP S6214918B2 JP 54120246 A JP54120246 A JP 54120246A JP 12024679 A JP12024679 A JP 12024679A JP S6214918 B2 JPS6214918 B2 JP S6214918B2
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- transistors
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- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
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- 230000004044 response Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、一対のダブルエミツタトランジス
タからなるメモリセルを用いた半導体メモリ装置
に関する。
タからなるメモリセルを用いた半導体メモリ装置
に関する。
この種のメモリ装置のメモリセルは基本的に第
１図のように構成されている。即ち、一対のダブ
ルエミツタトランジスタQ1，Q2を用い、そのコ
レクタ、ベースを交差接続し、各コレクタを負荷
R1，R2を介してワード線WLに接続し、一つのエ
ミツタは共通に定電流源Ｉに接続し、残りのエミ
ツタをそれぞれ対をなすビツト線BL，に接続
するようになつている。
１図のように構成されている。即ち、一対のダブ
ルエミツタトランジスタQ1，Q2を用い、そのコ
レクタ、ベースを交差接続し、各コレクタを負荷
R1，R2を介してワード線WLに接続し、一つのエ
ミツタは共通に定電流源Ｉに接続し、残りのエミ
ツタをそれぞれ対をなすビツト線BL，に接続
するようになつている。
このようなメモリセルを配列したメモリ装置全
体の構成は第２図の如くなる。ここでは、便宜上
２×２ビツトの場合を示している。MC11，
MC12，MC21，MC22が第１図に示したメモリセ
ルであり、各行毎に共通接続したワード線WL1，
WL2には行デコーダRDから選択的に高電位が与
えられるようになつている。対をなすビツト線
BL1，1は、その一端が共通に与えられる参照
電位ＶRにより選択的に駆動されるトランジスタ
Q11，Q12をそれぞれ介してセンス回路SAに接続
され、他端が列デコーダCDにより共通に駆動さ
れるトランジスタQ13，Q14をそれぞれ介して定
電流電源I3，I4に接続されている。他のビツト線
BL2，2側の構成も同様である。I1，I2は各行の
メモリセルに共通に設けた定電流源である。
体の構成は第２図の如くなる。ここでは、便宜上
２×２ビツトの場合を示している。MC11，
MC12，MC21，MC22が第１図に示したメモリセ
ルであり、各行毎に共通接続したワード線WL1，
WL2には行デコーダRDから選択的に高電位が与
えられるようになつている。対をなすビツト線
BL1，1は、その一端が共通に与えられる参照
電位ＶRにより選択的に駆動されるトランジスタ
Q11，Q12をそれぞれ介してセンス回路SAに接続
され、他端が列デコーダCDにより共通に駆動さ
れるトランジスタQ13，Q14をそれぞれ介して定
電流電源I3，I4に接続されている。他のビツト線
BL2，2側の構成も同様である。I1，I2は各行の
メモリセルに共通に設けた定電流源である。
このメモリ装置の読出し動作を説明すると次の
ようになる。いま、メモリセルMC11が選択され
る場合を考える。非選択の状態では、定電流源I1
による保持電流で、一方のトランジスタがオン、
他方のトランジスタがオフである。第１図を参照
して、トランジスタQ1がオン、Q2がオフである
とする。行デコーダRDによりワード線WL1が選
択されて高電位になり、同時に列デコーダCDに
よりトランジスタQ13，Q14がオンして定電流源
I3，I4により引かれる読出し電流がビツト線
BL1，1を流れてメモリセルMC11が選択状態に
なる。このとき、メモリセルMC11のオフしてい
るトランジスタQ2のコレクタ電位（高電位）と
オンしているトランジスタQ1のコレクタ電位
（低電位）のほゞ中間に設定した参照電位ＶRを与
えることにより、ビツト線BL1側のトランジスタ
Q11がオフ、ビツト線1側のトランジスタQ12が
オンとなり、センス回路SAの一方のノードN1側
には電流が流れず、他方のノードN2側に電流が
流れる。従つて電流―電圧変換回路からなるセン
ス回路SAにより、メモリセルの情報内容を読取
ることができる。
ようになる。いま、メモリセルMC11が選択され
る場合を考える。非選択の状態では、定電流源I1
による保持電流で、一方のトランジスタがオン、
他方のトランジスタがオフである。第１図を参照
して、トランジスタQ1がオン、Q2がオフである
とする。行デコーダRDによりワード線WL1が選
択されて高電位になり、同時に列デコーダCDに
よりトランジスタQ13，Q14がオンして定電流源
I3，I4により引かれる読出し電流がビツト線
BL1，1を流れてメモリセルMC11が選択状態に
なる。このとき、メモリセルMC11のオフしてい
るトランジスタQ2のコレクタ電位（高電位）と
オンしているトランジスタQ1のコレクタ電位
（低電位）のほゞ中間に設定した参照電位ＶRを与
えることにより、ビツト線BL1側のトランジスタ
Q11がオフ、ビツト線1側のトランジスタQ12が
オンとなり、センス回路SAの一方のノードN1側
には電流が流れず、他方のノードN2側に電流が
流れる。従つて電流―電圧変換回路からなるセン
ス回路SAにより、メモリセルの情報内容を読取
ることができる。
いま、メモリセルの負荷R1，R2の電流―電圧
特性が一般にＶ＝ｆ(I)で与えられるとし、選択時
のワード線電位をＶWとすると、低電位のコレク
タ電位は ＶW−ｆ（ＩH＋ＩR） ……(1) となり、高電位のコレクタ電位は ＶW−ｆ（（ＩH＋ＩH）／β） ……(2) となる。ここでＩHは保持電流、ＩRは読出し電
流、βはトランジスタの電流増幅率である。この
とき、参照電位ＶRとして最も動作マージンが大
きいのは、両者のコレクタ電位の中間値即ち ＶR＝ＶW− ｆ（ＩＨ＋ＩＲ）＋ｆ（（ＩＨ＋ＩＲ）／β）／２ に設定した場合である。
特性が一般にＶ＝ｆ(I)で与えられるとし、選択時
のワード線電位をＶWとすると、低電位のコレク
タ電位は ＶW−ｆ（ＩH＋ＩR） ……(1) となり、高電位のコレクタ電位は ＶW−ｆ（（ＩH＋ＩH）／β） ……(2) となる。ここでＩHは保持電流、ＩRは読出し電
流、βはトランジスタの電流増幅率である。この
とき、参照電位ＶRとして最も動作マージンが大
きいのは、両者のコレクタ電位の中間値即ち ＶR＝ＶW− ｆ（ＩＨ＋ＩＲ）＋ｆ（（ＩＨ＋ＩＲ）／β）／２ に設定した場合である。
従来、第１図のメモリセルの負荷R1，R2とし
ては抵抗を用いることが多く、その抵抗値をＲと
し、β≫１として、 ＶR＝ＶW−Ｒ（ＩＨ＋ＩＲ）／２ なる参照電位を与えることが多かつた。
ては抵抗を用いることが多く、その抵抗値をＲと
し、β≫１として、 ＶR＝ＶW−Ｒ（ＩＨ＋ＩＲ）／２ なる参照電位を与えることが多かつた。
このような参照電位ＶRの発生回路は従来、例
えば第３図のように構成されている。この回路
は、抵抗r12の一端に基準電位V0を与え、他端を
定電流源I11に接続し、この抵抗r12の電圧降下を
トランジスタQ31、抵抗r11からなるエミツタホロ
アで取出すものである。いま、Ｒ／Ｗ信号が低電
位のときはトランジスタQ32がオン、従つてトラ
ンジスタQ31がオフであつて参照電位ＶRは低電
位状態である。Ｒ／Ｗ信号が高電位の読出し時に
は、トランジスタQ33がオン、Q32がオフとな
り、ＶR＝ＶO−（FI＋Vf）なる参照電位が得られ
る。ここに、Ｒは抵抗r12の抵抗値、Ｉは定電流
源I11による電流、ＶfはトランジスタQ31のベー
ス・エミツタ順方向電圧降下である。
えば第３図のように構成されている。この回路
は、抵抗r12の一端に基準電位V0を与え、他端を
定電流源I11に接続し、この抵抗r12の電圧降下を
トランジスタQ31、抵抗r11からなるエミツタホロ
アで取出すものである。いま、Ｒ／Ｗ信号が低電
位のときはトランジスタQ32がオン、従つてトラ
ンジスタQ31がオフであつて参照電位ＶRは低電
位状態である。Ｒ／Ｗ信号が高電位の読出し時に
は、トランジスタQ33がオン、Q32がオフとな
り、ＶR＝ＶO−（FI＋Vf）なる参照電位が得られ
る。ここに、Ｒは抵抗r12の抵抗値、Ｉは定電流
源I11による電流、ＶfはトランジスタQ31のベー
ス・エミツタ順方向電圧降下である。
この参照電位発生回路は、メモリセルの負荷
R1，R2の抵抗値とこの回路の抵抗r12の抵抗値の
制御性が良ければ、参照電位ＶRとして設計値ど
おり読出し動作マージンの最も大きい値を出すこ
とができる。
R1，R2の抵抗値とこの回路の抵抗r12の抵抗値の
制御性が良ければ、参照電位ＶRとして設計値ど
おり読出し動作マージンの最も大きい値を出すこ
とができる。
ところが近年、メモリのアクセスタイムを減少
させるために読出し電流を増加させる必要が生
じ、その際、メモリセルのトランジスタの飽和を
避けるために負荷R1，R2として能動素子を用い
たり、特殊な抵抗、例えばSiエピタキシヤル層や
多結晶Si層を利用することが多くなつている。そ
の具体例を第４図示す。このメモリセルは第１図
の負荷R1，R2の部分にそれぞれシヨツトキーダ
イオードD1，D2と抵抗r41，r42を並列接続したも
のを用いている。このメモリセルの負荷の電流―
電圧特性Ｖ＝ｆ(I)を第５図に示す。
させるために読出し電流を増加させる必要が生
じ、その際、メモリセルのトランジスタの飽和を
避けるために負荷R1，R2として能動素子を用い
たり、特殊な抵抗、例えばSiエピタキシヤル層や
多結晶Si層を利用することが多くなつている。そ
の具体例を第４図示す。このメモリセルは第１図
の負荷R1，R2の部分にそれぞれシヨツトキーダ
イオードD1，D2と抵抗r41，r42を並列接続したも
のを用いている。このメモリセルの負荷の電流―
電圧特性Ｖ＝ｆ(I)を第５図に示す。
いま、このメモリセルで読出し電流ＩR＝
2mA、保持電流ＩH＝10μＡ、抵抗r41，r42の抵抗
値40KΩ、シヨツトキーダイオードD1，D2に直列
に入る寄生抵抗の抵抗値250Ω、トランジスタ
Q1，Q2の電流増幅率β＝50としてワード線WLの
電位ＶWからのコレクタ電位を求めると、高電位
側がＶH＝ＶW−1.05、低電位側がＶL＝ＶW−0.43
となる。従つて参照電位ＶRとしては、ＶR＝ＶW
−0.74と設計するのが適当と考えられる。
2mA、保持電流ＩH＝10μＡ、抵抗r41，r42の抵抗
値40KΩ、シヨツトキーダイオードD1，D2に直列
に入る寄生抵抗の抵抗値250Ω、トランジスタ
Q1，Q2の電流増幅率β＝50としてワード線WLの
電位ＶWからのコレクタ電位を求めると、高電位
側がＶH＝ＶW−1.05、低電位側がＶL＝ＶW−0.43
となる。従つて参照電位ＶRとしては、ＶR＝ＶW
−0.74と設計するのが適当と考えられる。
ところが、参照電位を設定する基本となるパラ
メータのうち、シヨツトキーダイオードD1，D2
の寄生抵抗、トランジスタQ1，Q2の電流増幅率
などは、半導体装置製造工程のばらつきの影響を
受けやすく、設計段階でそれらの値を決定するこ
とが困難である。例えば、シヨツトキーダイオー
ドD1，D2の寄生抵抗が150Ωになると、ＶH＝ＶW
−0.75、500ΩになるとＶH＝ＶW−1.56となり、
また電流増幅率が200になるとＶL＝ＶW−0.32と
いう様に大くき変動する。従つて、設計段階で参
照電位ＶRをメモリセルのコレクタ電位の高電位
側と低電位側の中間値に設定すべく、第３図の参
照電位発生回置を用いてその抵抗r12を決定する
ことは困難であり、製造工程上のばらつきがその
まま動作マージンの減少につながる、という問題
があつた。
メータのうち、シヨツトキーダイオードD1，D2
の寄生抵抗、トランジスタQ1，Q2の電流増幅率
などは、半導体装置製造工程のばらつきの影響を
受けやすく、設計段階でそれらの値を決定するこ
とが困難である。例えば、シヨツトキーダイオー
ドD1，D2の寄生抵抗が150Ωになると、ＶH＝ＶW
−0.75、500ΩになるとＶH＝ＶW−1.56となり、
また電流増幅率が200になるとＶL＝ＶW−0.32と
いう様に大くき変動する。従つて、設計段階で参
照電位ＶRをメモリセルのコレクタ電位の高電位
側と低電位側の中間値に設定すべく、第３図の参
照電位発生回置を用いてその抵抗r12を決定する
ことは困難であり、製造工程上のばらつきがその
まま動作マージンの減少につながる、という問題
があつた。
この発明は上記した点に鑑みてなされたもの
で、製造工程の影響を受けず読出し参照電位が常
にメモリセルの高、低電位のほゞ中間値に自動的
に設定され、従つて製造工程変動があつても動作
マージンの低下をもたらさないようにした半導体
メモリ装置を提供することを目的とする。
で、製造工程の影響を受けず読出し参照電位が常
にメモリセルの高、低電位のほゞ中間値に自動的
に設定され、従つて製造工程変動があつても動作
マージンの低下をもたらさないようにした半導体
メモリ装置を提供することを目的とする。
この目的を達成するため、この発明では、製造
工程変動によるメモリセルのコレクタ電位の変動
に伴つて、同様に変動する参照電位を作る。
工程変動によるメモリセルのコレクタ電位の変動
に伴つて、同様に変動する参照電位を作る。
この発明の一実施例における参照電位発生回路
を第６図に示す。第１のトランジスタQ61はコレ
クタ、ベースをそれぞれ負荷R61，R62を介して基
準電位V0に接続し、エミツタを定電流源I61に接
続している。第２のトランジスタQ62はコレクタ
を基準電位V0に接続し、ベースを第１のトラン
ジスタQ61のコレクタに接続し、エミツタを定電
流源I62に接続している。そして、第１、第２の
トランジスタQ61，Q62のエミツタ電位を抵抗
r63，r64により２等分してトランジスタQ63と定電
流源I63からなるエミツタホロアＥを介して参照
電位ＶRを取出すようになつている。
を第６図に示す。第１のトランジスタQ61はコレ
クタ、ベースをそれぞれ負荷R61，R62を介して基
準電位V0に接続し、エミツタを定電流源I61に接
続している。第２のトランジスタQ62はコレクタ
を基準電位V0に接続し、ベースを第１のトラン
ジスタQ61のコレクタに接続し、エミツタを定電
流源I62に接続している。そして、第１、第２の
トランジスタQ61，Q62のエミツタ電位を抵抗
r63，r64により２等分してトランジスタQ63と定電
流源I63からなるエミツタホロアＥを介して参照
電位ＶRを取出すようになつている。
ここで重要なことは、負荷R61，R62としてメモ
リセルに用いる負荷と同等のものを用いることで
ある。例えばメモリセルの負荷を第４図のように
シヨツトキーダイオードと抵抗の並列回路で構成
した場合、負荷R61，R62としてもこれと同じ設計
条件、同じ製造条件でシヨツトキーダイオードと
抵抗の並列回路とする。また、第１のトランジス
タQ61側の定電流源I61の電流を、メモリセルの保
持電流ＩHと読出し電流ＩRの和に設定する。
リセルに用いる負荷と同等のものを用いることで
ある。例えばメモリセルの負荷を第４図のように
シヨツトキーダイオードと抵抗の並列回路で構成
した場合、負荷R61，R62としてもこれと同じ設計
条件、同じ製造条件でシヨツトキーダイオードと
抵抗の並列回路とする。また、第１のトランジス
タQ61側の定電流源I61の電流を、メモリセルの保
持電流ＩHと読出し電流ＩRの和に設定する。
いま、トランジスタQ61，Q62の特性を等しく
設計し、電流増幅率をβ、定電流源I61，I62の電
流を同じとしてトランジスタQ61，Q62のベー
ス・エミツタ順方向電圧降下をＶfとし、また負
荷の電圧降下をＶ＝ｆ（ＩH＋ＩR）とすると、第
１のトランジスタQ61のエミツタ電位は V0＝｛ｆ（（ＩH＋ＩR）／β）＋Ｖf｝ となり、第２のトランジスタQ62のエミツタ電位
は V0＝｛ｆ（ＩH＋ＩR）＋Ｖf｝ となる。従つてこれらのエミツタ電位を２等分し
た値からエミツタホロアＥで例えば電圧降下Ｖf
だけ下がつた値として得られる参照電位ＶRは、 ＶR＝V0−｛ｆ（ＩＨ＋ＩＲ）＋ｆ（ＩＨ＋ＩＲ）／β）／２＋2Vf｝ ……(3) と与えられる。V0を選択時のワード線電位ＶWと
してこの式を前出の(1)，(2)式と比較すれば明らか
なように、この参照電位ＶRは、メモリセルの
高、低電位の中間値から２段のエミツタホロアを
通過した電位ということになる。そしてこの関係
は、メモリセルの負荷の関数に依らず成立するか
ら、この参照電位発生回路を用いれば、製造工程
変動による動作マージンの低下を避けることがで
きる。
設計し、電流増幅率をβ、定電流源I61，I62の電
流を同じとしてトランジスタQ61，Q62のベー
ス・エミツタ順方向電圧降下をＶfとし、また負
荷の電圧降下をＶ＝ｆ（ＩH＋ＩR）とすると、第
１のトランジスタQ61のエミツタ電位は V0＝｛ｆ（（ＩH＋ＩR）／β）＋Ｖf｝ となり、第２のトランジスタQ62のエミツタ電位
は V0＝｛ｆ（ＩH＋ＩR）＋Ｖf｝ となる。従つてこれらのエミツタ電位を２等分し
た値からエミツタホロアＥで例えば電圧降下Ｖf
だけ下がつた値として得られる参照電位ＶRは、 ＶR＝V0−｛ｆ（ＩＨ＋ＩＲ）＋ｆ（ＩＨ＋ＩＲ）／β）／２＋2Vf｝ ……(3) と与えられる。V0を選択時のワード線電位ＶWと
してこの式を前出の(1)，(2)式と比較すれば明らか
なように、この参照電位ＶRは、メモリセルの
高、低電位の中間値から２段のエミツタホロアを
通過した電位ということになる。そしてこの関係
は、メモリセルの負荷の関数に依らず成立するか
ら、この参照電位発生回路を用いれば、製造工程
変動による動作マージンの低下を避けることがで
きる。
実際にこの参照電位発生回路をメモリ装置に適
用する場合を第７図を用いて説明すると、行デコ
ーダRDの出力電位をV0とし、これをトランジス
タQ71，Q72、定電流源I71，I72からなる２段のエ
ミツタホロアE1，E2を介してワード線WL1にV0
−2Vfを与える。こうすることで、(3)式で与えら
れる参照電位ＶRはメモリセルの高、低電位の中
間値となる。そして、この参照電位ＶRによりビ
ツト線BL1，1に接続されたトランジスタQ11，
Q12の一方がオン、他方がオフとなつて前述した
動作原理によりメモリセルMC11の内容が続出さ
れることになる。
用する場合を第７図を用いて説明すると、行デコ
ーダRDの出力電位をV0とし、これをトランジス
タQ71，Q72、定電流源I71，I72からなる２段のエ
ミツタホロアE1，E2を介してワード線WL1にV0
−2Vfを与える。こうすることで、(3)式で与えら
れる参照電位ＶRはメモリセルの高、低電位の中
間値となる。そして、この参照電位ＶRによりビ
ツト線BL1，1に接続されたトランジスタQ11，
Q12の一方がオン、他方がオフとなつて前述した
動作原理によりメモリセルMC11の内容が続出さ
れることになる。
第７図の破線で破線で囲んだ部分は読出し／書
込み制御回路である。即ち、読出し時、Ｒ／Ｗ信
号がＶSに比べて十分高電位となることにより、
トランジスタQ74がオン、Q73がオフとなつて、
参照電位発生回路のエミツタホロアＥが働き、前
述した参照電位ＶRが得られる。それ以外のＲ／
Ｗ信号が低電位の状態では、トランジスタQ74が
オフ、Q73がオンとなり、エミツタホロアＥの出
力電位は低電位となる。抵抗r71，r72を参照電位
発生回路における抵抗r63，r64と略等しく設定
し、トランジスタQ75のベースにVccbを与えてお
けば、このときエミツタホロアＥの出力電位降下
はほゞVccb―Ｖfとなる。こうして、この制御回
路によつて、読出し時にのみ参照電位ＶRが与え
られることになる。
込み制御回路である。即ち、読出し時、Ｒ／Ｗ信
号がＶSに比べて十分高電位となることにより、
トランジスタQ74がオン、Q73がオフとなつて、
参照電位発生回路のエミツタホロアＥが働き、前
述した参照電位ＶRが得られる。それ以外のＲ／
Ｗ信号が低電位の状態では、トランジスタQ74が
オフ、Q73がオンとなり、エミツタホロアＥの出
力電位は低電位となる。抵抗r71，r72を参照電位
発生回路における抵抗r63，r64と略等しく設定
し、トランジスタQ75のベースにVccbを与えてお
けば、このときエミツタホロアＥの出力電位降下
はほゞVccb―Ｖfとなる。こうして、この制御回
路によつて、読出し時にのみ参照電位ＶRが与え
られることになる。
以上詳述したように、この発明によれば、製造
工程のばらつきによるメモリセルの高、低電位の
ばらつきに対応して参照電位のばらつきに対応し
て参照電位も同様に変動するようにした参照電位
発生回路を設けることによつて、メモリセルの負
荷にいかなる素子を用いても動作マージンの大き
い読出しを行い得る半導体メモリ装置を提供する
ことができる。
工程のばらつきによるメモリセルの高、低電位の
ばらつきに対応して参照電位のばらつきに対応し
て参照電位も同様に変動するようにした参照電位
発生回路を設けることによつて、メモリセルの負
荷にいかなる素子を用いても動作マージンの大き
い読出しを行い得る半導体メモリ装置を提供する
ことができる。
第１図はダブルエミツタトランジスタ対を用い
たメモリセルを示す図、第２図はこのメモリセル
を用いたメモリ装置の全体構成を示す図、第３図
はこのメモリ装置に用いられる従来の参照電位発
生回路を示す図、第４図は高速化を図つたメモリ
セルの構成を示す図、第５図はそのメモリセルの
負荷の特性を示す図、第６図はこの発明の一実施
例における参照電位発生回路を示す図、第７図は
この参照電位発生回路のメモリ装置への適用例を
具体的に示す図である。 Q61……第１のトランジスタ、R61，R62……負
荷、I61……定電流源、Q62……第２のトランジス
タ、I62……定電流源、Ｅ……エミツタホロア。
たメモリセルを示す図、第２図はこのメモリセル
を用いたメモリ装置の全体構成を示す図、第３図
はこのメモリ装置に用いられる従来の参照電位発
生回路を示す図、第４図は高速化を図つたメモリ
セルの構成を示す図、第５図はそのメモリセルの
負荷の特性を示す図、第６図はこの発明の一実施
例における参照電位発生回路を示す図、第７図は
この参照電位発生回路のメモリ装置への適用例を
具体的に示す図である。 Q61……第１のトランジスタ、R61，R62……負
荷、I61……定電流源、Q62……第２のトランジス
タ、I62……定電流源、Ｅ……エミツタホロア。
Claims (1)
- １ 一対のダブルエミツタトランジスタの一方の
ベースを他方のコレクタに接続し、上記各トラン
ジスタのコレクタをそれぞれ負荷を介してワード
線に接続すると共に、上記各トランジスタの一方
のエミツタを共通に定電流源に接続し他方のエミ
ツタをそれぞれ対をなすビツト線に接続してなる
メモリセルのアレイと、選択されたワード線に高
電位を与える行選択回路と、選択された対をなす
ビツト線を定電流源に接続するための列選択回路
と、対をなすビツト線に参照電位を与えることに
より選択的に駆動される対をなすトランジスタを
介して接続されたセンス回路とを備え、前記参照
電位の発生回路は、コレクタ、ベースをそれぞれ
前記メモリセルにおける負荷と同等の負荷を介し
て基準電位に接続しエミツタを定電流源に接続し
た第１のトランジスタと、ベースをこの第１のト
ランジスタのコレクタに接続しコレクタを前記基
準電位に接続しエミツタを定電流源に接続した第
２のトランジスタと、これら第１、第２のトラン
ジスタのエミツタ電位を２分割した点の電位を入
力とするエミツタホロアとから構成したことを特
徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12024679A JPS5644195A (en) | 1979-09-19 | 1979-09-19 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12024679A JPS5644195A (en) | 1979-09-19 | 1979-09-19 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5644195A JPS5644195A (en) | 1981-04-23 |
| JPS6214918B2 true JPS6214918B2 (ja) | 1987-04-04 |
Family
ID=14781443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12024679A Granted JPS5644195A (en) | 1979-09-19 | 1979-09-19 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5644195A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59203297A (ja) * | 1983-05-04 | 1984-11-17 | Hitachi Ltd | 半導体メモリ回路 |
-
1979
- 1979-09-19 JP JP12024679A patent/JPS5644195A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5644195A (en) | 1981-04-23 |
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