JPH0254532A - Soi基板の製造方法 - Google Patents
Soi基板の製造方法Info
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- JPH0254532A JPH0254532A JP63205429A JP20542988A JPH0254532A JP H0254532 A JPH0254532 A JP H0254532A JP 63205429 A JP63205429 A JP 63205429A JP 20542988 A JP20542988 A JP 20542988A JP H0254532 A JPH0254532 A JP H0254532A
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- Japan
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- substrate
- semiconductor
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- manufacturing
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/03—Gettering within semiconductor bodies within silicon bodies
- H10P36/07—Gettering within semiconductor bodies within silicon bodies of silicon-on-insulator structures
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
産業上の利用分野
発明の概要
従来技術
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例[第1図乃至第4図]
発明の効果
(A、産業上の利用分野)
本発明はSOt基板の製造方法、特に貼り合せ用酸化膜
によりゲッタリングを行うことができる新規なSOt基
板の製造方法に関する。
によりゲッタリングを行うことができる新規なSOt基
板の製造方法に関する。
(B、発明の概要)
本発明は、SOI基板の製造方法において、活性領域が
形成される半導体層に対してゲッタリングを行うことが
できるようにするため、活性領域が形成される方の半導
体基板の貼り合せ用酸化膜中に塩素イオンを含有させて
あくようにすることを特徴とするものである。
形成される半導体層に対してゲッタリングを行うことが
できるようにするため、活性領域が形成される方の半導
体基板の貼り合せ用酸化膜中に塩素イオンを含有させて
あくようにすることを特徴とするものである。
(C,従来技術)
S OI (Silicon on In5ulato
r)基板に集積回路を形成することは高速性を高めるこ
とができると共に対放射線強度を強めることができる等
の利点があるので実用化されつつある。
r)基板に集積回路を形成することは高速性を高めるこ
とができると共に対放射線強度を強めることができる等
の利点があるので実用化されつつある。
このSO1基板の製造は、一般に、表面部に貼り合せ用
酸化膜を形成した2枚の半導体基板をその貼り合せ用酸
化膜どうしを接着することにより貼り合せ、その後、一
方の第1の半導体基板を研磨あるいはエツチングにより
薄膜化して活性領域が形成される半導体層とするという
方法で行われる。。
酸化膜を形成した2枚の半導体基板をその貼り合せ用酸
化膜どうしを接着することにより貼り合せ、その後、一
方の第1の半導体基板を研磨あるいはエツチングにより
薄膜化して活性領域が形成される半導体層とするという
方法で行われる。。
(D、発明が解決しようとする問題点)ところで、従来
においてはSol基板の活性領域が形成されるべき半導
体層に対するゲッタリングが難かしいという問題があっ
た。
においてはSol基板の活性領域が形成されるべき半導
体層に対するゲッタリングが難かしいという問題があっ
た。
というのは、負通の半導体基板の場合には裏面にゲッタ
リング用の膜を形成して半導体基板中の重金属をその1
漠によりゲッタリングするということか可能であるが、
SOI基板の場合、基板裏面と活性領域が形成される半
導体層との間にシリコン酸化膜が存在しているので基板
裏面にゲッタリング層を設けても半導体層内の重金属を
ゲッタリングすることは不可能である。
リング用の膜を形成して半導体基板中の重金属をその1
漠によりゲッタリングするということか可能であるが、
SOI基板の場合、基板裏面と活性領域が形成される半
導体層との間にシリコン酸化膜が存在しているので基板
裏面にゲッタリング層を設けても半導体層内の重金属を
ゲッタリングすることは不可能である。
また、活性領域が形成される半導体層は1000人オー
ダーの厚さしか有しないので、この薄い半導体層のなか
にゲッタリング層を形成することも不可能といえる。
ダーの厚さしか有しないので、この薄い半導体層のなか
にゲッタリング層を形成することも不可能といえる。
そこで、半導体基板の゛b導体層の素子形成領域を囲繞
する部分にゲッタリング用の層を形成し、該層により横
方向にゲッタリングするというゲッタリング方法も考え
られなくはないが、このようにすると製造プロセスか徒
らに増えてコスト増を招くだけでなく、ゲッタリング用
層の占有面積が増え、同じ面積内に素fを多数高集積度
に形成することができるというSOI技術の利点が大き
く損なわれてしまい、得策とはいえない。
する部分にゲッタリング用の層を形成し、該層により横
方向にゲッタリングするというゲッタリング方法も考え
られなくはないが、このようにすると製造プロセスか徒
らに増えてコスト増を招くだけでなく、ゲッタリング用
層の占有面積が増え、同じ面積内に素fを多数高集積度
に形成することができるというSOI技術の利点が大き
く損なわれてしまい、得策とはいえない。
本発明はこのような問題点を解決すべく為されたもので
あり、活性領域が形成される半導体層に対してゲッタリ
ングを行うことができるようにすることを目的とする。
あり、活性領域が形成される半導体層に対してゲッタリ
ングを行うことができるようにすることを目的とする。
(E、問題点を解決するための手段)
本発明Sol基板の製造方法は上記問題点を解決するた
め、活性領域が形成される方の半導体基板の貼り合せ用
酸化膜中に塩素イオンを含イfさせておくようにするこ
とを特徴とする。
め、活性領域が形成される方の半導体基板の貼り合せ用
酸化膜中に塩素イオンを含イfさせておくようにするこ
とを特徴とする。
(F、作用)
本発明SOI基板の製造方法によれば、活性領域が形成
される方の半導体基板の貼り合せ用酸化膜に塩素イオン
が含仔されているので、例えば900〜1100℃とい
うような温度条件下でその塩素イオンか酸化膜中にシリ
コン半導体層との界面近傍に偏析する。従って、この塩
素イオン(陰イオン)が半導体層中の金属、イオン(陽
イオン)を吸引し゛C金属の塩化物をつくる。これは電
気的に中性の化合物であり、半導体素子の動作に影響を
及ぼさない。従って、塩素イオンによりゲッタリングが
可能になるのである。
される方の半導体基板の貼り合せ用酸化膜に塩素イオン
が含仔されているので、例えば900〜1100℃とい
うような温度条件下でその塩素イオンか酸化膜中にシリ
コン半導体層との界面近傍に偏析する。従って、この塩
素イオン(陰イオン)が半導体層中の金属、イオン(陽
イオン)を吸引し゛C金属の塩化物をつくる。これは電
気的に中性の化合物であり、半導体素子の動作に影響を
及ぼさない。従って、塩素イオンによりゲッタリングが
可能になるのである。
(G、実施例)し第1図乃至第4図」
以下、本発明SOT基板の製造方法を図示実施例に従っ
て詳細に説明する。
て詳細に説明する。
第1図(A)乃全(C)は本発明Sol基板の製造方法
の一つの実施例を工程順に示す断面図である。
の一つの実施例を工程順に示す断面図である。
(A)先ず、同図(A)に示すように、第1の半導体基
板1を用意し、塩化水素HCuを含んだ酸化性雰囲気で
例えば1100℃に加熱して貼り合せ用シリコン酸化膜
2を形成する。3は第1の半導体基板1の裏面である。
板1を用意し、塩化水素HCuを含んだ酸化性雰囲気で
例えば1100℃に加熱して貼り合せ用シリコン酸化膜
2を形成する。3は第1の半導体基板1の裏面である。
このように塩化水素HCIを含んだ雰囲気で加熱酸化す
る(これをHCfl酸化ということとする。)、と、塩
素イオンC2−が酸化膜2中に取り込まれ、酸化膜2中
の特にシリコンlとの界面近傍にその塩素イオンCX−
か偏析する。第2図はシリコン基板表面部をHCl2酸
化により酸化した場合の半導体基板中のSIMSによる
塩素Cm−の濃度プロファイル測定結果を示すものであ
り、酸化膜2の膜厚が約1200人で加熱温度が110
0℃の場合、酸化膜中の塩素イオンCI!、−がシリコ
ン1どの界面から約100人のところに最も多く偏析し
ており、また、酸化膜2の膜厚が約850人で加熱温度
が1000℃の場合は酸化膜中の塩素イオンCJZ−が
シリコン1との界面から約50人のところに最も多く偏
析しており、また、酸化膜2の膜厚が約900人で加熱
温度が900℃の場合、酸化膜中の塩素イオンCff1
−がシリコン1との界面から約70八めところに偏析し
ていることが解る。いずれにせよ、HCl1酸化により
酸化膜中のシリコンとの界面から100人程塗布るいは
それ以内のところに塩素イオンCI−を大量に偏析させ
ることかできることが明らかである。
る(これをHCfl酸化ということとする。)、と、塩
素イオンC2−が酸化膜2中に取り込まれ、酸化膜2中
の特にシリコンlとの界面近傍にその塩素イオンCX−
か偏析する。第2図はシリコン基板表面部をHCl2酸
化により酸化した場合の半導体基板中のSIMSによる
塩素Cm−の濃度プロファイル測定結果を示すものであ
り、酸化膜2の膜厚が約1200人で加熱温度が110
0℃の場合、酸化膜中の塩素イオンCI!、−がシリコ
ン1どの界面から約100人のところに最も多く偏析し
ており、また、酸化膜2の膜厚が約850人で加熱温度
が1000℃の場合は酸化膜中の塩素イオンCJZ−が
シリコン1との界面から約50人のところに最も多く偏
析しており、また、酸化膜2の膜厚が約900人で加熱
温度が900℃の場合、酸化膜中の塩素イオンCff1
−がシリコン1との界面から約70八めところに偏析し
ていることが解る。いずれにせよ、HCl1酸化により
酸化膜中のシリコンとの界面から100人程塗布るいは
それ以内のところに塩素イオンCI−を大量に偏析させ
ることかできることが明らかである。
(B)次に、表面部か酸化された第2の半導体基板4を
用意し、第2図(B)に示すように、該第2の半導体基
板4表面部のシリコン酸化膜5と第1の半導体基板1の
シリコン酸化膜2を重ね合せて2つの半導体基板lと4
との貼り合せを行う。
用意し、第2図(B)に示すように、該第2の半導体基
板4表面部のシリコン酸化膜5と第1の半導体基板1の
シリコン酸化膜2を重ね合せて2つの半導体基板lと4
との貼り合せを行う。
(C)その後、第1の半導体基板1を裏面3側から研磨
して薄膜化を行い、同図(C)に示すように活性領域が
形成される半導体層1aをシリコン酸化1摸5.2−ヒ
に得る。
して薄膜化を行い、同図(C)に示すように活性領域が
形成される半導体層1aをシリコン酸化1摸5.2−ヒ
に得る。
このようなSOI基板の製造方法によれば、シリコン酸
化膜la下のシリコン酸化膜2中に塩素イオンC1−か
取り込まれ、しがもその塩素イオンCQ−が酸化膜2と
シリコン1aとの界面近傍に偏析するので、第3図に示
すように塩素イオン02″により半導体層1aの内の金
属イオンM+をゲッタリングすることができる。という
のは、塩素イオンCI−は陰イオンてあり、半導体層l
a中を浮遊する陽イオンである金属イオンM+を7に気
的吸引力により吸引する。すると、その金属イオンM0
と塩素イオンC2−とで化合物がつくられ、電気的に中
性となる。その結果、半導体層ia中を浮遊する金属イ
オンMゝにょフて半導体素子の動作が悪相ツを受けると
いう問題の発生を未然に防止することができるのである
。
化膜la下のシリコン酸化膜2中に塩素イオンC1−か
取り込まれ、しがもその塩素イオンCQ−が酸化膜2と
シリコン1aとの界面近傍に偏析するので、第3図に示
すように塩素イオン02″により半導体層1aの内の金
属イオンM+をゲッタリングすることができる。という
のは、塩素イオンCI−は陰イオンてあり、半導体層l
a中を浮遊する陽イオンである金属イオンM+を7に気
的吸引力により吸引する。すると、その金属イオンM0
と塩素イオンC2−とで化合物がつくられ、電気的に中
性となる。その結果、半導体層ia中を浮遊する金属イ
オンMゝにょフて半導体素子の動作が悪相ツを受けると
いう問題の発生を未然に防止することができるのである
。
尚、酸化膜中への塩素イオンC2−の混入量は酸化膜形
成の際の加熱温度、HCl、ガスの供給量によりコント
ロールすることがきる。
成の際の加熱温度、HCl、ガスの供給量によりコント
ロールすることがきる。
尚、SOI基板の酸化膜中に塩素イオンCff1−を取
り込む方法として塩化水素HCl1を含んだ雰囲気で第
1の半導体基板1の表面部を加熱酸化するという方法の
ほかに、普通の雰囲気下で第1の半導体基板1の表面部
を加熱酸化した後、第4図に示すようにシリコン酸化膜
2中に塩素イオンC1−をイオン打込みするという方法
を採ることもできる。
り込む方法として塩化水素HCl1を含んだ雰囲気で第
1の半導体基板1の表面部を加熱酸化するという方法の
ほかに、普通の雰囲気下で第1の半導体基板1の表面部
を加熱酸化した後、第4図に示すようにシリコン酸化膜
2中に塩素イオンC1−をイオン打込みするという方法
を採ることもできる。
(H,発明の効果)
以上に述べたように、本発明SOI基板の製造方法は、
2枚の半導体基板それぞれの一方の表面部に貼り合せ用
酸化膜を形成し、この2枚の半導体基板を上記貼りきせ
用酸化膜表面にて互いに固着することにより貼り合せ、
その後、一方の半導体基板を薄膜化することにより活性
領域が形成される半導体層を形成するSol基板の製造
方法におい・C1上記一方の゛姓導体基板の貼り合せ用
酸化膜中に塩素イオンを含有させることを特徴とするも
のである。
2枚の半導体基板それぞれの一方の表面部に貼り合せ用
酸化膜を形成し、この2枚の半導体基板を上記貼りきせ
用酸化膜表面にて互いに固着することにより貼り合せ、
その後、一方の半導体基板を薄膜化することにより活性
領域が形成される半導体層を形成するSol基板の製造
方法におい・C1上記一方の゛姓導体基板の貼り合せ用
酸化膜中に塩素イオンを含有させることを特徴とするも
のである。
従って、本発明Sol基板の製造方法によれば、活性領
域が形成される方の半導体基板の貼り合せ用酸化膜に塩
素イオンが含有されているので1例えば900〜110
0℃というような温度条件下でその塩素イオンが酸化膜
中にシリコン半導体層との界面近傍に偏析する。従って
、この塩素イオン(陰イオン)が半導体層中の金属イオ
ン(陽イオン)を吸引して金属の塩化物となる。これは
電気的に中性の化合物であり、半導体素子の動作に影習
を及ぼさない。従って、塩素イオンによりゲッタリング
が可能になるのである。
域が形成される方の半導体基板の貼り合せ用酸化膜に塩
素イオンが含有されているので1例えば900〜110
0℃というような温度条件下でその塩素イオンが酸化膜
中にシリコン半導体層との界面近傍に偏析する。従って
、この塩素イオン(陰イオン)が半導体層中の金属イオ
ン(陽イオン)を吸引して金属の塩化物となる。これは
電気的に中性の化合物であり、半導体素子の動作に影習
を及ぼさない。従って、塩素イオンによりゲッタリング
が可能になるのである。
第1図(A)乃至(C)は本発明SOI基板の製造方法
の一つの実施例を工程順に示す断面図、第2図は半導体
基板表面部を塩化水素を含んだ雰囲気下で加熱酸化した
場合の塩素濃度プロファイル、第3図はゲッタリング作
用の説明図、第4図は本発明soi基板の製造方法の別
の実施例を説明するための断面図である。 符号の説明 1・・・一方の半導体基板、 1a・・・薄膜化により形成された半導体層、2・・・
酸化膜、4・・・別の半導体基板、5・・・酸化膜。 一方の半導体基板 真先f91J性ニオ蓮)叱こ示す断面図第1図
の一つの実施例を工程順に示す断面図、第2図は半導体
基板表面部を塩化水素を含んだ雰囲気下で加熱酸化した
場合の塩素濃度プロファイル、第3図はゲッタリング作
用の説明図、第4図は本発明soi基板の製造方法の別
の実施例を説明するための断面図である。 符号の説明 1・・・一方の半導体基板、 1a・・・薄膜化により形成された半導体層、2・・・
酸化膜、4・・・別の半導体基板、5・・・酸化膜。 一方の半導体基板 真先f91J性ニオ蓮)叱こ示す断面図第1図
Claims (1)
- (1)2枚の半導体基板それぞれの一方の表面部に貼り
合せ用酸化膜を形成し、この2枚の半導体基板を上記貼
り合せ用酸化膜表面にて互いに固着することにより貼り
合せ、その後、一方の半導体基板を薄膜化することによ
り活性領域が形成される半導体層を形成するSOI基板
の製造方法において、 上記貼り合せの前に上記一方の半導体基板の貼り合せ用
酸化膜中に塩素イオンを含有させておく ことを特徴とするSOI基板の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205429A JPH0254532A (ja) | 1988-08-17 | 1988-08-17 | Soi基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205429A JPH0254532A (ja) | 1988-08-17 | 1988-08-17 | Soi基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254532A true JPH0254532A (ja) | 1990-02-23 |
Family
ID=16506711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205429A Pending JPH0254532A (ja) | 1988-08-17 | 1988-08-17 | Soi基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0254532A (ja) |
Cited By (36)
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1988
- 1988-08-17 JP JP63205429A patent/JPH0254532A/ja active Pending
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