JPH025533A - 接合型電界効果トランジスタ及びその製造方法 - Google Patents
接合型電界効果トランジスタ及びその製造方法Info
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- JPH025533A JPH025533A JP15729388A JP15729388A JPH025533A JP H025533 A JPH025533 A JP H025533A JP 15729388 A JP15729388 A JP 15729388A JP 15729388 A JP15729388 A JP 15729388A JP H025533 A JPH025533 A JP H025533A
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- conductivity type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は接合型電界効果トランジスタ及びその製造方法
に関する。
に関する。
半導体デバイスの中でも化合物半導体、とりわけ砒化ガ
リウム（以下ＧａＡｓと記す）を利用した超高速ＬＳＩ
及びＩＣの開発は近年目覚しいものがあり、実用化のレ
ベルに近づきつつある。この化合物半導体超高速ＬＳＩ
及びＩＣに用いられている基本構成要素である電界効果
トランジスタ（以下ＦＥＴと記す）には、ＧａＡｓを直
接利用したものとして、金属・半導体接触ＦＥＴ （以
下ＭＥＳＦＥＴと記す）および接合型ＦＥＴ（以下Ｊ−
ＦＥＴと記す）などがある。前者のＭＥＳＦＥＴでは、
その性能を左右する相互コンダクタンスｇｍ向上の為に
は薄い高濃度のチャネルが必要どなるが、この際、ゲー
ト耐圧の劣化が大きな障害となる事が知られている。こ
れに対し、後者のＪ−ＦＥＴではゲート耐圧の点では有
利であるが、熱的安定性やゲート長の微細化の点でＭＥ
ＳＦＥＴに比べて問題があった。
リウム（以下ＧａＡｓと記す）を利用した超高速ＬＳＩ
及びＩＣの開発は近年目覚しいものがあり、実用化のレ
ベルに近づきつつある。この化合物半導体超高速ＬＳＩ
及びＩＣに用いられている基本構成要素である電界効果
トランジスタ（以下ＦＥＴと記す）には、ＧａＡｓを直
接利用したものとして、金属・半導体接触ＦＥＴ （以
下ＭＥＳＦＥＴと記す）および接合型ＦＥＴ（以下Ｊ−
ＦＥＴと記す）などがある。前者のＭＥＳＦＥＴでは、
その性能を左右する相互コンダクタンスｇｍ向上の為に
は薄い高濃度のチャネルが必要どなるが、この際、ゲー
ト耐圧の劣化が大きな障害となる事が知られている。こ
れに対し、後者のＪ−ＦＥＴではゲート耐圧の点では有
利であるが、熱的安定性やゲート長の微細化の点でＭＥ
ＳＦＥＴに比べて問題があった。
又、これらのＧａＡｓを直接利用したＦＥＴの他に、砒
化アルミニウムガリウム（以下入ｌｉ ＧａＡｓと記す
）とＧａＡｓといったような異なる組成の半導体のへテ
ロ界面に生じる二次元電子ガスを利用しなＦＥＴも、そ
の極めて大きな移動度を利点として近年開発が急がれて
いるが、この二次元電子ガスＦＥＴにおいては、実効的
に利用できる担体の数が少なく、これを増加させようと
すると二次元電子ガス以外に電流の流れる通路が発生し
てｇｍの低下を引起す事が知られている。
化アルミニウムガリウム（以下入ｌｉ ＧａＡｓと記す
）とＧａＡｓといったような異なる組成の半導体のへテ
ロ界面に生じる二次元電子ガスを利用しなＦＥＴも、そ
の極めて大きな移動度を利点として近年開発が急がれて
いるが、この二次元電子ガスＦＥＴにおいては、実効的
に利用できる担体の数が少なく、これを増加させようと
すると二次元電子ガス以外に電流の流れる通路が発生し
てｇｍの低下を引起す事が知られている。
最近の研究開発の動向としては、これらのＦＥＴの欠点
を克服し得る構造の新たなＦＥＴが数多く提案されてき
ている。
を克服し得る構造の新たなＦＥＴが数多く提案されてき
ている。
Ｆ Ｅ Ｔの最も重要な特性は、周知のように、いかに
微弱なグーＩ−電圧の変化によって大きな電流を制御す
るかという点であり１、デバイスバラ、メータどしては
既１．こ述べてきフＱ ｇ ｍによって表わす事ができ
る。上述してき１．： Ｆ Ｅ Ｔはいずれの場合にも
グー・ト電圧の印加で形成さノする空乏層の拡がりによ
ってキャリアの流れを制御する構造となっているが、こ
の空乏層の拡がりはグーｌ−から導電層へ向かう一次元
的な方向のみで制御となっている。従って、さらに−層
効率良くキャリアの流れを制御する為には、空乏層の拡
がりを単にゲート・から導電層に向かう一次元的な方向
のみでなく、この方向とキャリアの流ｈ−る方向の両方
に垂直な方向でも生じるようにし、二次元的にキャリア
の流れを制御せしめられれば、デバイス特性、特にｇｍ
を飛躍的に向上し得る事が予想さｉｌ−る。
微弱なグーＩ−電圧の変化によって大きな電流を制御す
るかという点であり１、デバイスバラ、メータどしては
既１．こ述べてきフＱ ｇ ｍによって表わす事ができ
る。上述してき１．： Ｆ Ｅ Ｔはいずれの場合にも
グー・ト電圧の印加で形成さノする空乏層の拡がりによ
ってキャリアの流れを制御する構造となっているが、こ
の空乏層の拡がりはグーｌ−から導電層へ向かう一次元
的な方向のみで制御となっている。従って、さらに−層
効率良くキャリアの流れを制御する為には、空乏層の拡
がりを単にゲート・から導電層に向かう一次元的な方向
のみでなく、この方向とキャリアの流ｈ−る方向の両方
に垂直な方向でも生じるようにし、二次元的にキャリア
の流れを制御せしめられれば、デバイス特性、特にｇｍ
を飛躍的に向上し得る事が予想さｉｌ−る。
本発明の目的は、ソースからドＩ／インへ向かうキャリ
アの流れを制御する空乏層を、キャリアの走行方向に対
し垂直な平面で見た場合に、キャリアの流れるチャネル
層を完全に取囲む周囲から二次元的に拡がるようにし、
キャリアの流ズ上を制御する効率を高めた接合型電界効
果トランジスタ及びその製造方法を提供することにある
。
アの流れを制御する空乏層を、キャリアの走行方向に対
し垂直な平面で見た場合に、キャリアの流れるチャネル
層を完全に取囲む周囲から二次元的に拡がるようにし、
キャリアの流ズ上を制御する効率を高めた接合型電界効
果トランジスタ及びその製造方法を提供することにある
。
」二足目的を達成するなめに、本発明の接合型電界効果
トランジスタは、一導電型チャネル層と、該チャネル層
を挾み込むように、基板側と表面側の上下方向に配置さ
れた該チャネル、層と反対導電型の領域とを有１−５該
チャネル層を貫通し、両側に配置されｔ：該反対導電型
領域を接続するように形成され、ソース電極からド】ツ
イン電極へ電子の流れる方向と」−下方向の双方に対し
、垂直となる方向に並べられノ；二複数の該チャネル層
と反対導電型の島状領域をゲートとする事を特徴とする
。
トランジスタは、一導電型チャネル層と、該チャネル層
を挾み込むように、基板側と表面側の上下方向に配置さ
れた該チャネル、層と反対導電型の領域とを有１−５該
チャネル層を貫通し、両側に配置されｔ：該反対導電型
領域を接続するように形成され、ソース電極からド】ツ
イン電極へ電子の流れる方向と」−下方向の双方に対し
、垂直となる方向に並べられノ；二複数の該チャネル層
と反対導電型の島状領域をゲートとする事を特徴とする
。
上記の一導電型のチャネル層を挟み込むように基板側と
表面側の上下方向に配置された該チャネル層と反対導電
型の領域とソース電極からドレイン電極へ電子の流れる
方向と上下方向の双方に対し、垂直となる方向に並べら
れた複数の該チャネル層ど反対導電型の島状領域の両方
、又はと゛ちらか一方が該チャネル層より大きなバ〉・
ドギャップの半導体で構成さｉする事が効果的である。
表面側の上下方向に配置された該チャネル層と反対導電
型の領域とソース電極からドレイン電極へ電子の流れる
方向と上下方向の双方に対し、垂直となる方向に並べら
れた複数の該チャネル層ど反対導電型の島状領域の両方
、又はと゛ちらか一方が該チャネル層より大きなバ〉・
ドギャップの半導体で構成さｉする事が効果的である。
ま／、コ、上記の接合型電界効果トランジスタを発展さ
ｔ′Ｊ：、一導電型のチャネル層と該チャネル層を上下
方向より挟み込む該チャネル層と反対導電型領域とが＋
、上下方向複数層配置され、該チャネル層と反：対導電
型の島状領域がこれらの複数の反対導電型頭ｊ或を接続
するように形成されると効果的である。
ｔ′Ｊ：、一導電型のチャネル層と該チャネル層を上下
方向より挟み込む該チャネル層と反対導電型領域とが＋
、上下方向複数層配置され、該チャネル層と反：対導電
型の島状領域がこれらの複数の反対導電型頭ｊ或を接続
するように形成されると効果的である。
さらに、一導電型チャネル層に対し、ソース電極及びド
レイン電極から良好なオーミックコンタク１゜かどね、
該チャネルを挟む反対導電型領域のキャリアがこれらの
電極に流れ込む事を団止し得る高濃度のチャネル層と同
一導電型層がソース電極及びドレイン電極の基板側に設
けるとよい。
レイン電極から良好なオーミックコンタク１゜かどね、
該チャネルを挟む反対導電型領域のキャリアがこれらの
電極に流れ込む事を団止し得る高濃度のチャネル層と同
一導電型層がソース電極及びドレイン電極の基板側に設
けるとよい。
次に、本発明の接合型電界効果トランジスタの製造方法
は、上記のグー１−となる島状領域をイオン注入によっ
て形成する事を特徴とする。
は、上記のグー１−となる島状領域をイオン注入によっ
て形成する事を特徴とする。
この際、イオン注入に集束イオンビームを用いると効果
的である。
的である。
また、ソース電極、ドレイン電極の基板側に設けられる
チャネル層ど同−導′韮型高濃度領域をイオン注入によ
って形成しても良い。
チャネル層ど同−導′韮型高濃度領域をイオン注入によ
って形成しても良い。
この際、イオン注入に集束イオンビームを用いると効果
的である。
的である。
以上のイオン注入を用いる製造方法におい°Ｃは、イオ
ン注入後に、短時間アニールプロセスを含む事が効果的
である。
ン注入後に、短時間アニールプロセスを含む事が効果的
である。
さらに、本発明の接合型電界効果１−ランジスタの異な
る製造方法は、上記のグー）・となる島状領域を選択エ
ツチングと選択エピタキシャル法とによって形成する事
を特徴どする６ また、ソース電極１ ドレイン電極の基板側に設けられ
るチャネル層と同−漕、電型高濃度領域を選択エツチン
グとｉ片択エピタキシャル法によって形成しても効果的
である。
る製造方法は、上記のグー）・となる島状領域を選択エ
ツチングと選択エピタキシャル法とによって形成する事
を特徴どする６ また、ソース電極１ ドレイン電極の基板側に設けられ
るチャネル層と同−漕、電型高濃度領域を選択エツチン
グとｉ片択エピタキシャル法によって形成しても効果的
である。
最近、ｌ／ンシュらはアイ・イーイーイー・エレクトロ
ン・デバイシズ（ＩＥＥＩＥ ＥＩｅｅｔ、ｒｏｎ Ｄ
ｅｖｉｃｅｓ）ＥＤ−３４巻、２２３２頁、１９８７年
に半絶縁性ＧａＡｓ中にシリコンの集束イオンビームで
線状の導電層を形成した実験例とシミュレーションを報
告している。通常のＧａＡｓのＭＥＳＦＥＴに比べ、空
乏層が導電層領域の周囲から効果的に拡がる傾向がある
事をシミュレーションで示し、実際に作製したデバイス
でもその特性が向上する事を実証している。しかしなが
ら、彼らのＦＥＴの構造は半絶縁層の中に埋込まれた線
状の導電層を基板表面のショットキー電極で制御する構
造となっており、空乏層の二次元的な拡がりについてい
えば不完全である。
ン・デバイシズ（ＩＥＥＩＥ ＥＩｅｅｔ、ｒｏｎ Ｄ
ｅｖｉｃｅｓ）ＥＤ−３４巻、２２３２頁、１９８７年
に半絶縁性ＧａＡｓ中にシリコンの集束イオンビームで
線状の導電層を形成した実験例とシミュレーションを報
告している。通常のＧａＡｓのＭＥＳＦＥＴに比べ、空
乏層が導電層領域の周囲から効果的に拡がる傾向がある
事をシミュレーションで示し、実際に作製したデバイス
でもその特性が向上する事を実証している。しかしなが
ら、彼らのＦＥＴの構造は半絶縁層の中に埋込まれた線
状の導電層を基板表面のショットキー電極で制御する構
造となっており、空乏層の二次元的な拡がりについてい
えば不完全である。
本発明によるＦＥＴのチャネルは、その構造の構成上、
表面側及び基板側の両側を該チャネルと反対導電型領域
で挟まれており、さらにこの方向と垂直な方向において
も一つのチャネルの両側にこのチャネルと反対導電型領
域を配置している。
表面側及び基板側の両側を該チャネルと反対導電型領域
で挟まれており、さらにこの方向と垂直な方向において
も一つのチャネルの両側にこのチャネルと反対導電型領
域を配置している。
このため、チャネルとしては線状のものが形成され、そ
の周囲を該チャネルと反対導電型の領域が取巻くように
ゲートとして配置される事になる。
の周囲を該チャネルと反対導電型の領域が取巻くように
ゲートとして配置される事になる。
このような構造のＦＥＴにおいては、チャネルを制御す
る空乏層の拡がりが完全に二次元的である為に、従来型
のＦＥＴと比べて、極めて効率が良くなる。さらに、こ
のチャネルを取巻く該チャネルと反対導電型の領域が、
該チャネルを構成る半導体よりも電子親和力が小さな半
導体で構成されている場合には、チャネルに対してポテ
ンシャルのバリアによる閉じ込め効果も加わるので、チ
ャネルの制御性はさらに効果的になる。又、このチャネ
ルを多層にする事により、制御可能な電流量を増加し得
る。さらに、ソース電極及びドレイン電極の基板側に設
けられた高濃度のチャネル層と同一導電型層により、チ
ャネル層を挟む反対導電型領域を介してチャネル層と反
対導電型のキャリアがソース・ドレイン間に漏れる事を
有効に阻止し得る。
る空乏層の拡がりが完全に二次元的である為に、従来型
のＦＥＴと比べて、極めて効率が良くなる。さらに、こ
のチャネルを取巻く該チャネルと反対導電型の領域が、
該チャネルを構成る半導体よりも電子親和力が小さな半
導体で構成されている場合には、チャネルに対してポテ
ンシャルのバリアによる閉じ込め効果も加わるので、チ
ャネルの制御性はさらに効果的になる。又、このチャネ
ルを多層にする事により、制御可能な電流量を増加し得
る。さらに、ソース電極及びドレイン電極の基板側に設
けられた高濃度のチャネル層と同一導電型層により、チ
ャネル層を挟む反対導電型領域を介してチャネル層と反
対導電型のキャリアがソース・ドレイン間に漏れる事を
有効に阻止し得る。
さらに、また本発明のＦＥＴを実現する製造方法として
、チャネルと反対導電型のゲートとなる島領域あるいは
ソース電極及びドレイン電極の基板側に設けられるチャ
ネルと同一導電型の高濃度層を形成するに当たり、イオ
ン注入法を用いる製造方法は、本発明の構造のＦＥＴを
実現する。簡便で、スループットの高い方法である。特
に、イオン注入法として集束イオンビームを用いる事に
より、マスクなしで注入を行う事ができるばかりでなく
、上記のチャネルと反対導電型の島状ゲート領域とチャ
ネルと同一導電型の高濃度層を一つのプロセスで形成す
る事が可能となり、工程の簡素化の点で極めて有利であ
る。
、チャネルと反対導電型のゲートとなる島領域あるいは
ソース電極及びドレイン電極の基板側に設けられるチャ
ネルと同一導電型の高濃度層を形成するに当たり、イオ
ン注入法を用いる製造方法は、本発明の構造のＦＥＴを
実現する。簡便で、スループットの高い方法である。特
に、イオン注入法として集束イオンビームを用いる事に
より、マスクなしで注入を行う事ができるばかりでなく
、上記のチャネルと反対導電型の島状ゲート領域とチャ
ネルと同一導電型の高濃度層を一つのプロセスで形成す
る事が可能となり、工程の簡素化の点で極めて有利であ
る。
又、イオン注入を行なった場合、注入イオンの活性化の
為にアニール工程が必要となるが、このアニール工程に
短時間アニール法を用いる事により、本発明の構造のＦ
ＥＴにおけるチャネルとこれを挟む該チャネルと反対導
電型の領域との界面急峻性を損なう事なく又、注入イオ
ンが大きな熱拡散する事なく、注入イオンの活性化が実
現でき、デバイス特性の向上に有用である。
為にアニール工程が必要となるが、このアニール工程に
短時間アニール法を用いる事により、本発明の構造のＦ
ＥＴにおけるチャネルとこれを挟む該チャネルと反対導
電型の領域との界面急峻性を損なう事なく又、注入イオ
ンが大きな熱拡散する事なく、注入イオンの活性化が実
現でき、デバイス特性の向上に有用である。
又、上記の島状ゲート領域、およびソース電極とドレイ
ン電極の基板側に設ける高濃度層を選択エイッチングと
選択エピタキシャル法によって本発明の構造のＦＥＴを
実現する製造方法は、製造工程の簡素化という観点から
はイオン注入法には及ばないものの、イオン注入法に比
べ、島状ゲート領域の微細性、チャネルと島状ゲート領
域との界面の急峻性を向上させる事が可能であり、又、
ソース電極とドレイン電極の基板側に設ける高濃度領域
も島状ゲート領域により近接させて形成する事が可能と
なり、デバイス性能の向上が可能となる。
ン電極の基板側に設ける高濃度層を選択エイッチングと
選択エピタキシャル法によって本発明の構造のＦＥＴを
実現する製造方法は、製造工程の簡素化という観点から
はイオン注入法には及ばないものの、イオン注入法に比
べ、島状ゲート領域の微細性、チャネルと島状ゲート領
域との界面の急峻性を向上させる事が可能であり、又、
ソース電極とドレイン電極の基板側に設ける高濃度領域
も島状ゲート領域により近接させて形成する事が可能と
なり、デバイス性能の向上が可能となる。
次に、本発明の実施例について図面を参照して説明する
。第１図は本発明の四つの実施例のＦＥＴに共通する平
面図である。
。第１図は本発明の四つの実施例のＦＥＴに共通する平
面図である。
〔実施例１〕
第２図（ａ）、（ｂ）は本発明の第１の実施例の断面図
であり、第１図のＡ−Ａ’線及びＢ−Ｂ′線断面図であ
る。
であり、第１図のＡ−Ａ’線及びＢ−Ｂ′線断面図であ
る。
本実施例の接合型ＦＥＴは、高抵抗のＧａＡｓエピタキ
シャル基板１上に順次積層されるチャネルと反対導電型
の第１のＧａＡｓ又はｋｅ ｘＧａｔ−ｘＡｓ領域２ａ
、チャネル層３、チャネルと反対導′々；型の第２のＧ
ａＡｓ又はＡｊ？ ｘＧａｌ−、Ａｓ領域２ｂとチャネ
ルと反対導電型領域２ａ、２ｂと共にチャネルを流れる
キャリアを制御する、チャネルと反対導電型の複数の島
状領域４と、ター１−．ソースおよびドレインの各電極
６，７．Ｓと、各々のアロイ領域５．９．１０とを含ん
で構成されている。
シャル基板１上に順次積層されるチャネルと反対導電型
の第１のＧａＡｓ又はｋｅ ｘＧａｔ−ｘＡｓ領域２ａ
、チャネル層３、チャネルと反対導′々；型の第２のＧ
ａＡｓ又はＡｊ？ ｘＧａｌ−、Ａｓ領域２ｂとチャネ
ルと反対導電型領域２ａ、２ｂと共にチャネルを流れる
キャリアを制御する、チャネルと反対導電型の複数の島
状領域４と、ター１−．ソースおよびドレインの各電極
６，７．Ｓと、各々のアロイ領域５．９．１０とを含ん
で構成されている。
かかる構造の接合型ＦＥＴは次の手法で容易に製造する
事ができる。ここでは簡歩のため、１’）型チャネル層
をもつＦＥＴについて詳細に説明する。
事ができる。ここでは簡歩のため、１’）型チャネル層
をもつＦＥＴについて詳細に説明する。
半絶縁性ＧａＡｓ−１−にバッファ層を１μｍ堆積した
ＧａＡｓエピタキシャル基板１上に、濃度２Ｘ１０１８
／ｃｍ３、厚さｌｏｏｎｍのｐ型ＧａＡｓ層２ａ、濃度
１ Ｘ １０ ”／ ｃｍ’ 、厚さ７０ｎｍのｎ型チ
ャネル層３、再び同一条件のｐ型ＧａＡｓＪ１２ ｂを
ＭＢＥ法により堆積する。これらのエピタキシャル層の
堆積は有機金属を用いたＣＶＤ法（ＭＯＣＶＤ法）を用
いてもよい。
ＧａＡｓエピタキシャル基板１上に、濃度２Ｘ１０１８
／ｃｍ３、厚さｌｏｏｎｍのｐ型ＧａＡｓ層２ａ、濃度
１ Ｘ １０ ”／ ｃｍ’ 、厚さ７０ｎｍのｎ型チ
ャネル層３、再び同一条件のｐ型ＧａＡｓＪ１２ ｂを
ＭＢＥ法により堆積する。これらのエピタキシャル層の
堆積は有機金属を用いたＣＶＤ法（ＭＯＣＶＤ法）を用
いてもよい。
又、ｐ型Ｊｔａ２ａ、、２ｂに電子親、和力の小さな生
導体、例えばＡｇ ｘＧａｌ−ＸＡＳを用いる事により
、チャネル層３へのキャリアの閉じ込めがより強くなり
、本発明の効果は増大する。この際、保ＡＭとして最上
層にｐ型ＧａＡｓＪｌを堆積するとよい。ｐ型層堆積の
条件は同一で行なう。各層の堆積終了後、第１図に示す
島状領域４を形成するために、Ｂｅ＋を集束イオンビー
ムにより１００ｋｅＶ、ｌｘｌ、 ０ ”／ ｃｓ ２
の条件で、第２図に示した様に、基板側のｐ型層までを
貫通ずるように注入し、この後、７００ｎｍの厚さのＳ
ｉ３Ｎ４膜を表面に被着後２９００℃、２秒の短時間ラ
ンプアニールを行なう。この短時間アニールは作用の項
でも述べたように、チャネルＭ３と、＝れを挟むρ壁領
域２ａ、２ｂとの界面急峻性を損なわないようにづ゛る
為と、注入したＢｅ＋拡散を制御する為である。
導体、例えばＡｇ ｘＧａｌ−ＸＡＳを用いる事により
、チャネル層３へのキャリアの閉じ込めがより強くなり
、本発明の効果は増大する。この際、保ＡＭとして最上
層にｐ型ＧａＡｓＪｌを堆積するとよい。ｐ型層堆積の
条件は同一で行なう。各層の堆積終了後、第１図に示す
島状領域４を形成するために、Ｂｅ＋を集束イオンビー
ムにより１００ｋｅＶ、ｌｘｌ、 ０ ”／ ｃｓ ２
の条件で、第２図に示した様に、基板側のｐ型層までを
貫通ずるように注入し、この後、７００ｎｍの厚さのＳ
ｉ３Ｎ４膜を表面に被着後２９００℃、２秒の短時間ラ
ンプアニールを行なう。この短時間アニールは作用の項
でも述べたように、チャネルＭ３と、＝れを挟むρ壁領
域２ａ、２ｂとの界面急峻性を損なわないようにづ゛る
為と、注入したＢｅ＋拡散を制御する為である。
本実施例では、イオン注入に集束イオンビームを用いた
が、当然の事ながら、通常のイオン注入法を用いてもよ
い。その際、選択注入を行なう為にマスクの形成が必要
Ｇこなるのは言−）までもない。
が、当然の事ながら、通常のイオン注入法を用いてもよ
い。その際、選択注入を行なう為にマスクの形成が必要
Ｇこなるのは言−）までもない。
又、ｐ型層形成のためのイオン種としてＢｅ’を用いて
いるが、Ｍｇ 、 Ｚｎなどを用いてもよい。
いるが、Ｍｇ 、 Ｚｎなどを用いてもよい。
以上の注入イオンの活性化の後、被着したＳｉ３Ｎ、４
膜を除去し、第１図に示すソース・ドレイン領域にｎ型
のオーミック金属Ｎｔ／ＡｕＧｅを２００ｎｍの厚さに
被着し、４５０°Ｃにスパイクアロイ化処理を行ない、
ｎ型チャネルとのオーミック接触を取り、次に、第１図
に示したゲート電極領域にｐ型のオーミック金属である
Ａｕ２ｎを７００ｎｍの厚さに被着（−１４２０℃のス
パイクアロイ化処理を行ない、第２図（ａ、）、（ｂ）
に示１−たような表面の１］型層２ ｂのみに対してオ
ーミック接触をとる。
膜を除去し、第１図に示すソース・ドレイン領域にｎ型
のオーミック金属Ｎｔ／ＡｕＧｅを２００ｎｍの厚さに
被着し、４５０°Ｃにスパイクアロイ化処理を行ない、
ｎ型チャネルとのオーミック接触を取り、次に、第１図
に示したゲート電極領域にｐ型のオーミック金属である
Ａｕ２ｎを７００ｎｍの厚さに被着（−１４２０℃のス
パイクアロイ化処理を行ない、第２図（ａ、）、（ｂ）
に示１−たような表面の１］型層２ ｂのみに対してオ
ーミック接触をとる。
最後に、電極取出し用のパッドをＡ ｕ ／ Ｔ ｉで
形成ｊ２て本実施例の接合型のＦＥＴが完成する。
形成ｊ２て本実施例の接合型のＦＥＴが完成する。
１：の島状領域４の形成方法としで、イオン注入法の他
に選択エツチング、選択エピタキシャル成長による方法
もあり、この方法でもＦＥＴを試作した。この島状領域
４以外は全く同じプロセスである。チャネル層３とこれ
を挟むｐ型層２ａ。
に選択エツチング、選択エピタキシャル成長による方法
もあり、この方法でもＦＥＴを試作した。この島状領域
４以外は全く同じプロセスである。チャネル層３とこれ
を挟むｐ型層２ａ。
２ｂを形成した後、ＳｉＯ□膜を被着し、レジスＩ・を
マスクに島状領域４に対し、ＣＦ４を用いた反応性イオ
ンエツチング（以下ＲＩＥと記す）で窓あけを行う。こ
の際のレジスト露光には電子ビームを用いた。この後、
５ｉ０２をマスクに、第２図に示したように、ＧａＡｓ
をＲＩＥで工・ソチングし、さ八に、この５ｉ０２をマ
スクとしてエツチングを行なった領域に濃度３ Ｘ １
０ ”／ ｃｍ３のｐ型ＧａＡｓを選択成長して埋込ん
だ。ここで選択成長したのは、１］型のＧａＡｓである
が、ｐ型のＡｅＸＧａｌ−ＸＡｓを用いる事によって、
さらに特性の向トが期待できる５、このプロセスによっ
て、直径的０．２μｍの微小でかつ急峻な界面を有する
島状領域が実現できた。この後のプロセスは上述したイ
オン注入の場合と同様である。
マスクに島状領域４に対し、ＣＦ４を用いた反応性イオ
ンエツチング（以下ＲＩＥと記す）で窓あけを行う。こ
の際のレジスト露光には電子ビームを用いた。この後、
５ｉ０２をマスクに、第２図に示したように、ＧａＡｓ
をＲＩＥで工・ソチングし、さ八に、この５ｉ０２をマ
スクとしてエツチングを行なった領域に濃度３ Ｘ １
０ ”／ ｃｍ３のｐ型ＧａＡｓを選択成長して埋込ん
だ。ここで選択成長したのは、１］型のＧａＡｓである
が、ｐ型のＡｅＸＧａｌ−ＸＡｓを用いる事によって、
さらに特性の向トが期待できる５、このプロセスによっ
て、直径的０．２μｍの微小でかつ急峻な界面を有する
島状領域が実現できた。この後のプロセスは上述したイ
オン注入の場合と同様である。
以上、説明したのはｎ型チャネル層を看するＩ’ＥＴの
例であるが、ｐ型チャネル層を有するＦＥＴもほぼ同様
に製造できる。この場合、ｎ型となる島状領域４へは、
例えばＳｉ＋イオンを用いる必要があり、又、ソース電
極７、及びドレイン電極８には＾ｕＺｎを、ゲート電極
６にはＮｉ／ＡｕＧｅを用いる必要がある。
例であるが、ｐ型チャネル層を有するＦＥＴもほぼ同様
に製造できる。この場合、ｎ型となる島状領域４へは、
例えばＳｉ＋イオンを用いる必要があり、又、ソース電
極７、及びドレイン電極８には＾ｕＺｎを、ゲート電極
６にはＮｉ／ＡｕＧｅを用いる必要がある。
〔実施例２〕
第３図（ａ）、（ｂ）は本発明の第２の実施例の断面図
であり、第１図のＡ−Ａ’線及びＢ−Ｂ′線断面図であ
る。
であり、第１図のＡ−Ａ’線及びＢ−Ｂ′線断面図であ
る。
第２の実施例の接合型ＦＥＴは、高抵抗のＧａＡｓエピ
タキシャル基板１の上に順次積層される一導電型のチャ
ネル層３ａ〜３ｃと、このチャネル層の各層ごとにこれ
を挟むように設けられＧａＡｓまたはｋｅ ｘＧａｌ−
ＸＡｓから成る反対導電型領域２ａ〜２ｄと、この反対
導電型領域２ａ〜２ｄと共にチャネル層を流れるキャリ
アを制御する複数の反対導電型島状領域４と、ゲート、
ソース及びドレインの各電極６，７．８と、各々のアロ
イ領域５゜９．１０とを含んで構成されている。
タキシャル基板１の上に順次積層される一導電型のチャ
ネル層３ａ〜３ｃと、このチャネル層の各層ごとにこれ
を挟むように設けられＧａＡｓまたはｋｅ ｘＧａｌ−
ＸＡｓから成る反対導電型領域２ａ〜２ｄと、この反対
導電型領域２ａ〜２ｄと共にチャネル層を流れるキャリ
アを制御する複数の反対導電型島状領域４と、ゲート、
ソース及びドレインの各電極６，７．８と、各々のアロ
イ領域５゜９．１０とを含んで構成されている。
このような構造の接合型ＦＥＴは、次の手法で容易に製
造する事ができる。ここでは簡単のため、実施例１と同
様にｎ型チャネル層をもつＦＥＴについて説明する。
造する事ができる。ここでは簡単のため、実施例１と同
様にｎ型チャネル層をもつＦＥＴについて説明する。
半絶縁性ＧａＡｓ基板にバッファ層を１μｍの厚さに堆
積しなＧａＡｓエピタキシャル基板１の上に濃度３ Ｘ
１０１８／ｃｍ３のｐ型ＧａＡｓで厚さ約７０ｎｍの
反対導電型層２ａ〜２ｄと厚さ７０ｎｍのｎ型チャネル
層３ａ〜３ｃとを交互に第３図（ａ）。
積しなＧａＡｓエピタキシャル基板１の上に濃度３ Ｘ
１０１８／ｃｍ３のｐ型ＧａＡｓで厚さ約７０ｎｍの
反対導電型層２ａ〜２ｄと厚さ７０ｎｍのｎ型チャネル
層３ａ〜３ｃとを交互に第３図（ａ）。
（ｂ）に示したように堆積する。第３図では、チャネル
層は３層にとどめているが、さらに多数層を重ねても良
い。またｐ型層にＡｊ’ ＸＧａ１−ＸＡＳ層を用いて
も良いことについては実施例１と同様である。
層は３層にとどめているが、さらに多数層を重ねても良
い。またｐ型層にＡｊ’ ＸＧａ１−ＸＡＳ層を用いて
も良いことについては実施例１と同様である。
各層の堆積終了後、第１図で示された島状領域４を形成
するため、Ｂｅ＋を集束イオンビームにより１５０ ｋ
ｅＶ、Ｉ Ｘ １０ ”／ ｃｍ２の条件で、第３図に
示すように、基板側のｐ型層まで貫通するように注入す
る。この後のプロセスは実施例１と同様であるが、ソー
ス電極、ドレイン電極のアロイ領域９，１０が基板側の
ｐ型層にまで達するようにオーム性金属Ｎｉ／ＡｕＧｅ
を３００ ｎｍの厚さに被着する。
するため、Ｂｅ＋を集束イオンビームにより１５０ ｋ
ｅＶ、Ｉ Ｘ １０ ”／ ｃｍ２の条件で、第３図に
示すように、基板側のｐ型層まで貫通するように注入す
る。この後のプロセスは実施例１と同様であるが、ソー
ス電極、ドレイン電極のアロイ領域９，１０が基板側の
ｐ型層にまで達するようにオーム性金属Ｎｉ／ＡｕＧｅ
を３００ ｎｍの厚さに被着する。
本実施例のように、多重にチャネル層を積層した場合に
は、スルーブツトの点を除いて、イオン注入法よりは選
択エツチングと選択エピタキシャルのプロセスの方が微
細性、界面急峻性の点でより有利となる。この方法によ
るＦＥＴも試作した。試作方法は実施例１と同様である
。又、ｐ型チャネル層を有する本実施例のＦＥＴも同様
であり、その際の留意点は実施例１と同様である。
は、スルーブツトの点を除いて、イオン注入法よりは選
択エツチングと選択エピタキシャルのプロセスの方が微
細性、界面急峻性の点でより有利となる。この方法によ
るＦＥＴも試作した。試作方法は実施例１と同様である
。又、ｐ型チャネル層を有する本実施例のＦＥＴも同様
であり、その際の留意点は実施例１と同様である。
〔実施例３〕
第４図は本発明の第３の実施例の断面図であり、第１図
のＢ−Ｂ’線断面図である。第１図のＡ−Ａ’線断面図
は第２図（ａ）と同じである。
のＢ−Ｂ’線断面図である。第１図のＡ−Ａ’線断面図
は第２図（ａ）と同じである。
本実施例の接合型ＦＥＴは、高抵抗のＧａＡｓエピタキ
シャル基板ｌ上に順次積層され、ＧａＡｓ又はｋｅ ｘ
Ｇａｌ−ＸＡｓで作られるチャネル層３と反対導電型領
域チャネル層３と、このチャネル層３反対導電型でのＧ
ａＡｓ又はＡｆｆ ｘＧａｌ−、Ａｓで作られる反対導
電型領域２ａ、２ｂと、この反対導電型領域２ａ、２ｂ
と共にチャネルを流れるキャリアを制御する複数の反対
導電型島状領域４と、ソースおよびドレイン領域の基板
側に形成されるチャネルと同一導電型高濃度層１２と、
ゲート、ソースおよびドレインの各電極６，７．８と各
々のアロイ領域５，９．１０とを含んで構成される。
シャル基板ｌ上に順次積層され、ＧａＡｓ又はｋｅ ｘ
Ｇａｌ−ＸＡｓで作られるチャネル層３と反対導電型領
域チャネル層３と、このチャネル層３反対導電型でのＧ
ａＡｓ又はＡｆｆ ｘＧａｌ−、Ａｓで作られる反対導
電型領域２ａ、２ｂと、この反対導電型領域２ａ、２ｂ
と共にチャネルを流れるキャリアを制御する複数の反対
導電型島状領域４と、ソースおよびドレイン領域の基板
側に形成されるチャネルと同一導電型高濃度層１２と、
ゲート、ソースおよびドレインの各電極６，７．８と各
々のアロイ領域５，９．１０とを含んで構成される。
このような構造の接合型ＦＥＴは、次の手法で容易に製
造する事ができる。本実施例でも簡単のためｎ型チャネ
ルを有するＦＥＴにつき説明する。ｎ型チャネル層３と
、これを挟むｐ型層２ａ、２ｂの形成、島状領域４の形
成については実施例１と同様である。
造する事ができる。本実施例でも簡単のためｎ型チャネ
ルを有するＦＥＴにつき説明する。ｎ型チャネル層３と
、これを挟むｐ型層２ａ、２ｂの形成、島状領域４の形
成については実施例１と同様である。
本実施例では、この後のプロセスとして、オーム性電極
を形成する前に、チャネル層と同一導電型の高濃度層１
２を、第４図に示すように、ソース電極及びドレイン電
極の基板側に設ける事が特長である。
を形成する前に、チャネル層と同一導電型の高濃度層１
２を、第４図に示すように、ソース電極及びドレイン電
極の基板側に設ける事が特長である。
この形成方法として、イオン注入、特にＡｕ−５ｉ−Ｂ
ｅの共晶合金をイオン源とした集束イオンビームによっ
て島状領域４をＢｅ＋で形成するのと同時に、Ｓ ｉ
＋ ４を２６０ ｋｅＶ、Ｉ Ｘ １０１４／ ｃｍ２
の条件ご注入する方法が簡便である。短時間アニールは
このプロセスの後に行なう。この高濃度層１，２がある
ために、オーミック金属を厚く被着して、深くまで合金
化する必要はない。従って、本実施例では、 Ｎｉ／Ａ
ｕＧｅを１． ＯＯｎ ｍの厚さに被着し、４５０℃で
スパイクアロイした６ｐ型層へのオーミック金属は実施
例１と同一である。又、イオン注入ではなく、選択エツ
チング、選択エピタキシャル法を用いる事でもこの高濃
度層１．２を実現する事ができる。濃度１． Ｘ １０
”／ ｃｍ３のＩｎ型層を島状領域４を形成した後に
選択エツチング、選択エピタキシャル法を用いて第４図
に示した様に形成する。具体的なプロセスは実施例１と
同様である。
ｅの共晶合金をイオン源とした集束イオンビームによっ
て島状領域４をＢｅ＋で形成するのと同時に、Ｓ ｉ
＋ ４を２６０ ｋｅＶ、Ｉ Ｘ １０１４／ ｃｍ２
の条件ご注入する方法が簡便である。短時間アニールは
このプロセスの後に行なう。この高濃度層１，２がある
ために、オーミック金属を厚く被着して、深くまで合金
化する必要はない。従って、本実施例では、 Ｎｉ／Ａ
ｕＧｅを１． ＯＯｎ ｍの厚さに被着し、４５０℃で
スパイクアロイした６ｐ型層へのオーミック金属は実施
例１と同一である。又、イオン注入ではなく、選択エツ
チング、選択エピタキシャル法を用いる事でもこの高濃
度層１．２を実現する事ができる。濃度１． Ｘ １０
”／ ｃｍ３のＩｎ型層を島状領域４を形成した後に
選択エツチング、選択エピタキシャル法を用いて第４図
に示した様に形成する。具体的なプロセスは実施例１と
同様である。
第４図では、島状領域４と高濃度層］１、離して形成し
であるが、パリスティックな輸送現象を引出せるように
、島状領域４に極めて近接ｌ〜で高濃度層１−２を形成
してもよい。
であるが、パリスティックな輸送現象を引出せるように
、島状領域４に極めて近接ｌ〜で高濃度層１−２を形成
してもよい。
ヌ、ｐ型チャネル層を有する本実力ＩＣ例のＦＥＴも同
様であり、その際の留意点は実施例１と同様である。
様であり、その際の留意点は実施例１と同様である。
〔実施例４〕
第５図は本発明の第４の実施例の断面図であり、第１図
のＢ−Ｂ’線断面図である８第１図のＡ−Ａ′線断面図
は第３図（ａ）と同じである。
のＢ−Ｂ’線断面図である８第１図のＡ−Ａ′線断面図
は第３図（ａ）と同じである。
本実施例の接合型ＦＥＴは、高抵抗のＧａＡｓエピタキ
シャル基板１の上に順次積層される複数のチャネル層３
ど、このチャネル層と反対導電型のＧａＡｓ又はＡｇ
ｘＧａｌ−、Ａｓで作られる反対導電型領域２ａ−２４
と、反対導電型領域２８〜２ｄと共にチャネル層を流れ
るキャリアを制御する複数の反対導電型の島状領域４と
、ゲートおよびドレイン領域の基板側に形成されるチャ
ネルと同一導電型高濃度層１］、と、ゲート１ソースお
よびドレインの各電極６，７．８と各々のアロイ領域５
，９゜１．０とを含んで構成される。
シャル基板１の上に順次積層される複数のチャネル層３
ど、このチャネル層と反対導電型のＧａＡｓ又はＡｇ
ｘＧａｌ−、Ａｓで作られる反対導電型領域２ａ−２４
と、反対導電型領域２８〜２ｄと共にチャネル層を流れ
るキャリアを制御する複数の反対導電型の島状領域４と
、ゲートおよびドレイン領域の基板側に形成されるチャ
ネルと同一導電型高濃度層１］、と、ゲート１ソースお
よびドレインの各電極６，７．８と各々のアロイ領域５
，９゜１．０とを含んで構成される。
このような構造の接合型ＦＥＴは、次の手法で容易に製
造する事ができる。他の実施例同様、１１型チヤネルを
有するＦＥＴにつき説明する。
造する事ができる。他の実施例同様、１１型チヤネルを
有するＦＥＴにつき説明する。
複数の積層されるｎ型チャネル３とこれを挟むｐ型層２
ａ、２ｂをこれまでの実施例と同じ方法により堆積しｉ
Ｑ後に、Ａｕ−５ｉ−Ｒｅの共晶合金をイオン源とした
集束イオンビームによって島状領域４をＢｅ＋で形成す
るのと同時に、Ｓｉ”＋を３００ｋｅＶ、Ｉ Ｘ １０
１４／ ｃｍ２の条件で注入し、短時間アニールを経て
第５図に示すようなチャネルと同一導電型の高濃度層１
−２を形成する。他に、選択エツチング、選択エピタキ
シャル法によっても形成１−な。深い領域まで均一に高
濃度層】、２を形成するにはこの方法の方が有利である
。又、微細性、Ｗ面急峻性の点でも有利である。具体的
なプロセスは実施例１と同様である。
ａ、２ｂをこれまでの実施例と同じ方法により堆積しｉ
Ｑ後に、Ａｕ−５ｉ−Ｒｅの共晶合金をイオン源とした
集束イオンビームによって島状領域４をＢｅ＋で形成す
るのと同時に、Ｓｉ”＋を３００ｋｅＶ、Ｉ Ｘ １０
１４／ ｃｍ２の条件で注入し、短時間アニールを経て
第５図に示すようなチャネルと同一導電型の高濃度層１
−２を形成する。他に、選択エツチング、選択エピタキ
シャル法によっても形成１−な。深い領域まで均一に高
濃度層】、２を形成するにはこの方法の方が有利である
。又、微細性、Ｗ面急峻性の点でも有利である。具体的
なプロセスは実施例１と同様である。
実施例３と同様に、パリスティックな輸送現象を引出せ
るように、島状領域４に極めて近接して高濃度層１２を
形成してもよい。この後、ゲート、ソース、ドＩ／イン
の各電極の形成方法については実施例３と同一である。
るように、島状領域４に極めて近接して高濃度層１２を
形成してもよい。この後、ゲート、ソース、ドＩ／イン
の各電極の形成方法については実施例３と同一である。
又、ｐ型チャネルを有するＦＥＴについてもこれまでの
実施例と同様である。
実施例と同様である。
これまで述べてきた四つの実施例は化合物半導体を用い
ているが、本発明の接合型電界効果トランジスタは化合
物半導体のみに限られるものではない事は言うまでもな
い。
ているが、本発明の接合型電界効果トランジスタは化合
物半導体のみに限られるものではない事は言うまでもな
い。
以上詳細に説明したように、本発明によれば、チャネル
中のキャリアの流れをチャネルの周囲に配した反対導電
型領域から２次元的に拡がる空乏層により効果的に制御
する事ができるので、従来のＦＥＴでは達し得なかった
性能の向上を達成することができる。また、極めて容易
なプロセスでこれを製造することができるので、低雑音
用及びパワー用の単体素子から超高速のデジタルＬ Ｓ
Ｉの基本素子に至るまで広い応用分野に実施する事が
可能である。
中のキャリアの流れをチャネルの周囲に配した反対導電
型領域から２次元的に拡がる空乏層により効果的に制御
する事ができるので、従来のＦＥＴでは達し得なかった
性能の向上を達成することができる。また、極めて容易
なプロセスでこれを製造することができるので、低雑音
用及びパワー用の単体素子から超高速のデジタルＬ Ｓ
Ｉの基本素子に至るまで広い応用分野に実施する事が
可能である。
第１図は本発明の四つの実施例のＦＥＴに共通する平面
図、第２図＜ａ）、（ｂ）は本発明の第１の実施例の直
角二方向における断面図、第３図（ａ）、（ｂ）は本発
明の第２の実施例の直角二方向における断面図、第４図
及び第５図はそれぞれ本発明の第３及び第４の実施例の
断面図である。 １・・・ＧａＡｓエピタキシャル基板、２ａ〜２ｄ・・
・反対導電型領域、３，３ａ〜３ｃ・・・チャネル層、
４・・・反対導電型島状領域、５・・・ゲート電極アロ
イ領域、６・・・ゲート電極、７・・・ソース電極、８
・・・ドレイン電極、９・・・ソース電極アロイ領域、
１０・・・ドレイン領域アロイ領域、１２・・・高濃度
層。 代理人 弁理士 内 原 晋 （Ｑ） 第 ？ 図 １、−ぬ 第 （ｂ） 第 ５ ン―
図、第２図＜ａ）、（ｂ）は本発明の第１の実施例の直
角二方向における断面図、第３図（ａ）、（ｂ）は本発
明の第２の実施例の直角二方向における断面図、第４図
及び第５図はそれぞれ本発明の第３及び第４の実施例の
断面図である。 １・・・ＧａＡｓエピタキシャル基板、２ａ〜２ｄ・・
・反対導電型領域、３，３ａ〜３ｃ・・・チャネル層、
４・・・反対導電型島状領域、５・・・ゲート電極アロ
イ領域、６・・・ゲート電極、７・・・ソース電極、８
・・・ドレイン電極、９・・・ソース電極アロイ領域、
１０・・・ドレイン領域アロイ領域、１２・・・高濃度
層。 代理人 弁理士 内 原 晋 （Ｑ） 第 ？ 図 １、−ぬ 第 （ｂ） 第 ５ ン―
Claims (11)
- （１）一導電型チャネル層と、該チャネル層を挟み込む
ように、基板側と表面側の上下方向に配置された該チャ
ネル層と反対導電型の領域とを有し、該チャネル層を貫
通し上下方向に配置された該反対導電型領域を接続する
ように形成され、ソース電極からドレイン電極へ電子の
流れる方向と上下方向の双方に対し、垂直となる方向に
並べられた複数の該チャネル層と反対導電型の島状領域
をゲートとする事を特徴とする接合型電界効果トランジ
スタ。 - （２）一導電型のチャネル層を挟み込むように基板側と
表面側の上下方向に配置された該チャネル層と反対導電
型の領域とソース電極からドレイン電極へ電子の流れる
方向と上下方向の双方に対し、垂直となる方向に並べら
れた複数の該チャネル層と反対導電型の島状領域の両方
、又はどちらか一方が該チャネル層より大きなバンドギ
ャップの半導体で構成される特許請求の範囲第１項記載
の接合型電界効果トランジスタ。 - （３）一導電型のチャネル層と該チャネル層を上下方向
より挟み込む該チャネル層と反対導電型領域とが上下方
向に複数層配置され、該チャネル層と反対導電型の島状
領域がこれらの複数の反対導電型領域を接続するように
形成された特許請求の範囲第１項および第２項記載の接
合型電界効果トランジスタ。 - （４）一導電型チャネル層に対し、ソース電極及びドレ
イン電極から良好なオーミックコンタクトがとれ、該チ
ャネルを挟む反対導電型領域のキャリアがこれらの電極
に流れ込む事を阻止し得る高濃度のチャネル層と同一導
電型層がソース電極及びドレイン電極の基板側に設けら
れている事を特徴とする特許請求の範囲第１項、第２項
及び第３項記載の接合型電界効果トランジスタ。 - （５）半導体基板上に一導電型のチャネル層と該チャネ
ル層を上下方向より挟む該チャネル層と同一組成の半導
体、又は該チャネル層よりバンドギャップの大きな半導
体で構成される該チャネル層と反対の導電層を一組又は
複数組形成した後、ゲートとなる島状領域をイオン注入
によって形成する事を特徴とする特許請求の範囲第１項
、第２項、第３項及び第４項記載の接合型電界効果トラ
ンジスタの製造方法。 - （６）イオン注入に集束イオンビームを用いる事を特徴
とする特許請求の範囲第５項記載の接合型電界効果トラ
ンジスタの製造方法。 - （７）半導体基板上に一導電型のチャネル層と該チャネ
ル層を上下方向より挟む該チャネル層と同一組成の半導
体、又は該チャネル層よりバンドギャップの大きな半導
体で構成される、該チャネル層と反対の導電層を一組又
は複数組形成した後、ソース電極、ドレイン電極の基板
側に設けられるチャネル層と同一導電型高濃度領域をイ
オン注入によって形成する事を特徴とする特許請求の範
囲第４項記載の接合型電界効果トランジスタの製造方法
。 - （８）イオン注入に集束イオンビームを用いる事を特徴
とする特許請求の範囲第７項記載の接合型電界効果トラ
ンジスタの製造方法。 - （９）半導体基板上に一導電型のチャネル層と該チャネ
ル層を上下方向より挟む該チャネル層と同一組成の半導
体、又は該チャネル層よりバンドギャップの大きな半導
体で構成される該チャネル層と反対の導電層を一組又は
複数組形成した後、イオン注入後に短時間アニールプロ
セスを含む事を特徴とする特許請求の範囲第５項、第６
項、第７項及び第８項記載の接合型電界効果トランジス
タの製造方法。 - （１０）ゲートとなる島状領域を選択エッチングと選択
エピタキシャル法によって形成する事を特徴とする特許
請求の範囲第１項、第２項、第３項及び第４項記載の接
合型電界効果トランジスタの製造方法。 - （１１）ソース電極、ドレイン電極の基板側に設けられ
るチャネル層と同一導電型高濃度領域を選択エッチング
と選択エピタキシャル法によって形成する事を特徴とす
る特許請求の範囲第４項記載の接合型電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15729388A JPH025533A (ja) | 1988-06-24 | 1988-06-24 | 接合型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15729388A JPH025533A (ja) | 1988-06-24 | 1988-06-24 | 接合型電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025533A true JPH025533A (ja) | 1990-01-10 |
Family
ID=15646493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15729388A Pending JPH025533A (ja) | 1988-06-24 | 1988-06-24 | 接合型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025533A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227900A (ja) * | 1995-02-21 | 1996-09-03 | Nec Corp | 半導体装置 |
| WO2003079455A1 (en) * | 2002-03-15 | 2003-09-25 | Sumitomo Electric Industries, Ltd. | Lateral junctiion field-effect transistor and its manufacturing method |
| WO2007094493A1 (ja) * | 2006-02-14 | 2007-08-23 | National Institute Of Advanced Industrial Science And Technology | 光電界効果トランジスタ、及びそれを用いた集積型フォトディテクタ |
| JP2020526921A (ja) * | 2017-07-06 | 2020-08-31 | テレダイン・サイエンティフィック・アンド・イメージング・エルエルシーＴｅｌｅｄｙｎｅ Ｓｃｉｅｎｔｉｆｉｃ ＆ Ｉｍａｇｉｎｇ，ＬＬＣ | 埋込みゲート構造を有するｆｅｔ |
-
1988
- 1988-06-24 JP JP15729388A patent/JPH025533A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227900A (ja) * | 1995-02-21 | 1996-09-03 | Nec Corp | 半導体装置 |
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