JPH0256605A - シーケンス処理実行装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシーケンス処理実行装置に関する。

〔従来の技術〕

この種のシーケンス処理実行装置（以下、シーケンサと
称する）は、例えば多数の押しボタンスイッチ等（接点
）のオン、オフを入力データとして取り込み、内部に格
納されたシーケンスプログラムに従ってそれらの入力デ
ータを取り扱い、プログラム実行結果をリレー等（コイ
ル）のオン。

オフなどによって外部へ出力する処理を行うものであり
、処理動作態様からいってそのハードウェアはｃｐｕ、
メモリ、　ｉ１０ボートから構成される。

すなわち、メモリにはマシンコード化されたシーケンス
言語が格納されており、ｃＰｕはメモリに格納されたシ
ーケンス言語をマシンコードで読み出してＣＰｕの内部
レジスタに格納し、シーケンス言語に示される処理を実
行する。このシーケンス言語の読み出し、および実行と
いう動作は電源が没入されている間継続的に行われる。

ＣＰｕとメモリとの間のメモリに格納されるシーケンス
言語に基づく処理が終了すると、ＣＰｕはメモリに格納
されたデータのｉ１０ボートから入力されたデータによ
る更新を行う。この動作においても、ＣＰＵはメモリか
らマシンコード化された汎用言語の読出し、および読出
された言語にかかる処理を行うという動作態様をとる。

このように、シーケンサ内部の動作はシーケンス言語や
汎用言語をメモリから読出し、読出した言語にかかる処
理を実行するというサイクルの連続からなる。

シーケンサの内部処理動作がこのような方式をとる理由
は、従来よりＣＰＵというものがメモリと組合わされる
ことによって様々な装置もしくは処理動作に利用できる
ように設計されているためであり、シーケンサも当然Ｃ
Ｐｕおよびメモリを主な構成要素とするからである。

〔発明が解決しようとする課題〕

ところで、上述のような方式においては、ｃＰｕが逐一
メモリの内容を読出すため、仮にこの読出しの間にノイ
ズ等の影響によりデータビット中の１ビツトの値でも異
なっでしまうと、ｃＰｕの動作がシーケンスプログラム
で意図した動作とまったく異なってしまい、ｃＰＵは暴
走し、再び元のシーケンスプログラムを実行することは
ない、また、このときメモリの内容を書き替えてしまう
恐れもある。

また、ＣＰｕはその動作タイミングを制御するクロック
として例えば高精度かつ高速度の水晶振動子等を使用し
ており、この水晶振動子から発せられるクロックパルス
がノイズ等によって１クロツクでも狂えばやはりｃＰｕ
の動作は暴走する。

以上のように従来のシーケンサはノイズに対して脆い面
があった。

本発明は上述の観点に鑑みてなされたものであり、その
目的とするところはノイズ等の影響によってデータの内
容やクロック動作が正常とは異なってもＣＰｕの動作が
暴走せず、かつ演算処理の速いシーケンス処理実行装置
を提供することにある。

〔課題を解決するための手段〕

そのために本発明ではアドレスの各々に対応して、出力
機器を制御するための出力データ、入力機器からの入力
データを選択するための入力選択データおよびアドレス
データを格納するメモリと、メモリに格納されたデータ
を読出すための信号を発生する信号発生手段と、信号発
生手段が発生する信号によって読出されたデータを格納
し、かつ格納の内容を読出されたデータによって更新す
るレジスタと、レジスタに格納される入力選択データに
基づいて入力データを選択し、かつ選択された入力デー
タの内容を判別する入力判別手段と、レジスタに格納き
れるアドレスデータと入力判別手段の判別内容とに基づ
き、信号発生手段の信号によってメモリにおいて読出す
データのアドレスを指定するアドレス指定手段と、レジ
スタに格納される出力データを出力機器の制御データと
する出力手段とを具えたことを特徴とする。

〔作　用） 以上の構成によれば、読出し信号が与えられる毎にメモ
リからデータが読出され、これらデータのうちのアドレ
スデータと入力判別手段からのデータとによって次に読
出されるデータのアドレスが指定される。以上のように
して順次読出されるデータに基づぎシーケンス処理が実
行される。

また、アドレスデータや読出し信号に誤動作が生じても
、その影晋はシーケンス処理が他のアドレスに転移した
り、処理タイミングが異なるだけに留まりシーケンス処
理の暴走を未然に防止することが可能となる。

〔実施例〕

以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の原理を示すシーケンサの要部構成を表
わしたブロック図である。図において、１は前述のシー
ケンス言語や汎用言語を格納するメモリユニット、２は
メモリユニット１からデータを読出すためのデータバス
、３はメモリユニットにおけるアドレスを指定するため
のアドレスバスである。また、４はメモリアドレスレジ
スタであり（以下、ＭＡレジスタと称す）、５はＭ＾レ
ジスタ４を含んでシーケンス演算を実行するＣＰＵであ
る。

また、図に示すように、メモリユニットｌからのデータ
バス２はＭＡレジスタ４を媒介としてアドレスバス３に
接続する。この構成において、メモリユニット１のデー
タ読出しは図に示すＣＬＫ端子にパルスを与えることに
よって行い、パルスが与えられるとメモリユニット１か
らデータが出力され、この出力されたデータが次にパル
スを与えられたときに出力されるデータのアドレスとな
る。

第１図に示した構成による本例におけるマイクロプログ
ラミングの原理を以下に説明する。

例えばＭＡレジスタ４の内容が第２図に示すように変化
する状態遷移を実現することを考える。なお、第２図に
ける数字はメモリユニット１におけるアドレスを示す。

この状態遷移を実現するために、メモリユニット１のデ
ータを第３図に示すようにセットする。すなわち０番地
には２を、２番地には４を、・・・、７番地には０をセ
ットする。これを一般にＣＰｕ内部におけるマイクロプ
ログラミングといい、このアドレス状態遷移に従って、
該当するアドレスに格納されるシーケンスプログラム処
理がクロックＣＬにのタイミングで順次実行される。

第４図は上述した原理により第１図に示したシーケンサ
が処理実行するプログラムのラダー図であり、図におい
てＲ１，Ｒ２，Ｒ３は例えばセンサ等で構成される入力
スイッチであり、Ｗｌは被制御機器に接続するリレーで
ある。第４図に示すプログラムを実行する場合、ＭＡレ
ジスタ４の状態遷移図は、例えば第５図のようになる。

ここで、まる内の数字はＭＡレジスタ４の内容、すなわ
ちメモリユニットｌのアドレスを示す。また、図中黒ま
るはリレーＷｌの出力が“０°゛、２重まるは出力か“
１°゛であることを示す。

同図から解るように、ＭＡレジスタ４の状態遷移の仕方
は、２から４または５へ、７から１４または１５へとい
うようにスイッチＲ１〜Ｒ３のオンまたはオフ、すなわ
ち°１゛または″Ｏ°′に応じてＭＡレジスタ４の内容
を左へ１ビツトシフトした値かまたはシフトした値に１
を加えた値に変化する。

ところで、第４図のラダー図に基づく状態遷移考察過程
において、第５図ではスイッチＲ１からの遷移に従った
シーケンス処理を念頭においたが、シーケンス回路的に
いってスイッチＲ３が問いていれば必ずリレーＷ１はオ
フ、すなわち′０”ということになるのでＲ３を基準と
したシーケンス処理を行フたほうがより処理効率が良く
なる。このようにして考察された状態遷移図が第６図に
示される。

上述した状態遷移に従ったシーケンス処理を実行するた
めのハードウェアを第７図に示す。第７図には第１図ま
たは第３図に示したメモリユニットｌのメモリアドレス
部ＩＡに加え、入力サンプリング部ＩＢ、出力値をセッ
トする出力データ部１ｃおよび出力のイネーブルをセッ
トする出力イネーブル１０が示される。入力サンプリン
グ部ＩＢおよびこれに対応するメモリアドレス部ｌ＾の
ビット数はシーケンサが取り扱う入力接点の個数分、例
えば本例では３個分設けられる。

第７図において、メモリユニット１のメモリアドレス部
ＩＡは、メモリユニット１のアドレスを指定する４ヒ゛
ツト＾０〜八３のうち、゛３ヒ゛ットＡ１〜八３のデー
タを格納する。また、入力サンプリング部ＩＢは後述の
接点オン・オフ判別部５＾に、第４図にて前述したスイ
ッチ（接点）Ｒ１−Ｒ３のいずれのオンまたはオフを判
別するのかを各々指定する３ピツ）Ｂｌ〜Ｂ３のデータ
を格納し、出力データ部ＩＣは第４図に示したリレーＷ
１のオンまたはオフを指定するビットＷのデータを格納
する。さらに出力イネーブルＩＤはビットＷのデータを
設定するためのデータを格納する。

接点オン・オフ判別部５Ａは、スイッチ（接点）Ｒ１−
Ｒ３の各々に対応し、それぞれスイッチＲ１，Ｒ２゜Ｒ
３のオン・オフ情報を一方の入力とするアンドゲート５
Ａｌ、５Ａ２．５八３のワイヤードオア結合からなり、
アンドゲート５Ａｌ〜５Ａ３の各々は、それぞれ入力サ
ンプリング部１８に格納されるデータ、すなわちビット
Ｂ１．Ｂ２．Ｂ３のデータを他方の入力とする。また、
接点オン・オフ判別部５Ａのワイヤードオア出力は、ア
ドレスデータビット八〇のデータとなる。

メモリアドレスレジスタ４は上述した各ビットＡＯ〜Ａ
３．　Ｂｌ〜８３．Ｗの各々に対応したレジスタ部から
なる。すなわち、メモリユニット１のメモリアドレス部
ＩＡ、入力すンプリング部ＩＢ、出力データ部ＩＣから
の出力データはメモリアドレスレジスタ４のそれぞれ対
応するレジスタ部に入力し、接点オン・オフ判別部５＾
からの出力データはアドレスデータビット＾。に対応す
るレジスタ部に入力する。これら各部はクロックＣＬＫ
のクロックパルスによって動作する。ただしビットＷに
対応するレジスタ部はクロックＣＬにと出力イネーブル
ＩＤのアンド出力によって動作する。

ところで、接点オン・オフ判別部５＾において、入力サ
ンプリング部１ＢのＢｌ、Ｂ２の両方のデータに°°１
″をたてることにより、スイッチＲ１およびＲ２のオン
・オフ判別を併せて行うようにすれば、第６図に示され
る状態遷移図はさらに第８図のようになる。この第８図
に示す状態遷穆に従って作成したマイクロプログラムが
第７図のメモリユニットｌに格納されるデータとして示
される。

すなわち、アドレスθ番地がｆ旨定されると、この番地
に格納されるメモリアドレスデータは、＾３＝“Ｏ″、
＾２＝″Ｏ″、＾ｌ＝“１″であり、また、Ｂ３＝″１
′であるからスイッチＲ３のオン・オフが判別され、オ
ンの場合へ〇＝“１”、オフの場合＾０＝“θ″となる
から、＾０〜Ａ３で示されるアドレスはスイッチＲ３の
オン・オフに応じて２番地または３番地へ分岐する。

２番地へ分岐した場合、出力イネーブルＩＤが“１″で
あるからビットＷのデータ″Ｏ″がセットされ、リレー
Ｗ１は“０”となり、３番地へ分岐した場合は、Ｂ１お
よびＢ２が“１”であるからスイッチＲ１，Ｒ２のオン
・オフに応じて６番地または７番地へ分岐し、６番地お
よび７番地が格納するＷのデータに応じてリレーＷｌの
°０”または１°゛が設定される。

以上説明したハードウェアおよびプログラミングにより
第４図のシーケンス処理がわずか２クロツクで実行でき
る。

すなわち、従来、１シ一ケンス言語を実行するのにＣＰ
ｕが要するクロック数はメモリの読出しおよび実行で少
なくとも２クロツクは最低必要とするのに対し、本例の
方式では従来のような言語の処理ではなく、１クロツク
毎に接点のオン、オフを直接みていく方式であり、従来
に比較して少なくとも２倍以上速い。

また、ｉ１０ボートとメモリとの間でのデータ交換とい
うことも不要であるのでスキャン速度も速い。

さらに、ノイズ等の影響によりシーケンス処理のための
クロックパルスが、周期的に規則正しくなくなっても、
シーケンス処理の実行に何ら支障はない。従って機械式
のパルスゼネレータが使用でき、メカトロニクス分野へ
の応用が可能となる。

また、メモリアドレス部ＩＡの不定部分にはデータ“０
”が書き込まれているので、ノイズ等により誤動作か生
じてもＣＰ口内部のマイクロプログラムは最終的に０番
地より再スキャンを始めることが可能となり、シーケン
ス処理が暴走することはない。

なお、マイクロプログラムの内容を変えれば、３つの入
力スイッチの直列接続や並列接続に対応できるのは勿論
である。

また、処理する人出力点数が多い場合は、メモリユニッ
トのビットを拡張していくわけであるが、あまり多いと
プログラミングがしずらく、ハードウェア的にも限界が
ある。この場合は複数のシーケンス演算ユニット、すな
わちメモリユニットを直列に接続し、順番に動かすよう
にすればよい。

（発明の効果） 以上の説明から明らかなように、本発明によれは読出し
信号が与えられる毎にメモリからデータが読出され、こ
れらデータのうちのアドレスデータと入力判別手段から
のデータとによって次に読出されるデータのアドレスが
指定される。以上のようにして順次読出されるデータに
基づきシーケンス処理が実行される。

また、アドレスデータや読出し信号に誤動作が生じても
、その影雷はシーケンス処理が他のアドレスに転移した
り、処理タイミングが異なるだけに留まりシーケンス処
理の暴走を未然に防止することが可能となる。

さらに、従来に比較して処理速度の速いシーケンス処理
実行装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するためのブロック図、 第２図は第１図に示したメモリアドレスの状態遷移を表
わす概念図、 第３図は第１図に示したメモリユニットの詳細を表わす
概念図、 第４図は本発明の実施例において処理実行されるシーケ
ンスプログラムを示すブロック図、第５図および第６図
は本発明の実施例におけるメそリアドレスの状態遷移の
それぞれ一例を示す概念図、 第７図は本発明の一実施例によるシーケンス処理実行の
マイクロプログラムを示すメモリユニットの概念図、 第８図は第７図に示したマイクロプログラムに基づくメ
モリアドレスの状態遷移を示す概念図である。 ４・・・メモリアドレスレジスタ、 ５・・・ｃｐｕ　。 Ｒ１−８３・・・スイッチ、 Ｗｌ・・・リレー Ａ　ｏ　’□　Ａ　３・・・メモリアドレスビット、Ｂ
１−８３・・・入力サンプリングビット、Ｗ・・・出力
データビット。 １・・・メモリユニット、 ２・・・データバス、 ３・・・アドレスバス、 第４図 第５図 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １）アドレスの各々に対応して、出力機器を制御するた
   めの出力データ、入力機器からの入力データを選択する
   ための入力選択データおよびアドレスデータを格納する
   メモリと、該メモリに格納されたデータを読出すための
   信号を発生する信号発生手段と、 該信号発生手段が発生する信号によって読出されたデー
   タを格納し、かつ当該格納の内容を当該読出されたデー
   タによって更新するレジスタと、 該レジスタに格納される前記入力選択データに基づいて
   前記入力データを選択し、かつ当該選択された入力デー
   タの内容を判別する入力判別手段と、 前記レジスタに格納される前記アドレスデータと前記入
   力判別手段の判別内容とに基づき、前記信号発生手段の
   信号によって前記メモリにおいて読出すデータのアドレ
   スを指定するアドレス指定手段と、 前記レジスタに格納される前記出力データを前記出力機
   器の制御データとする出力手段とを具えたことを特徴と
   するシーケンス処理実行装置。