JPH0119169B2 - - Google Patents
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- JPH0119169B2 JPH0119169B2 JP56079826A JP7982681A JPH0119169B2 JP H0119169 B2 JPH0119169 B2 JP H0119169B2 JP 56079826 A JP56079826 A JP 56079826A JP 7982681 A JP7982681 A JP 7982681A JP H0119169 B2 JPH0119169 B2 JP H0119169B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- data
- bit
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0426—Programming the control sequence
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Description
本発明はストアードプログラム方式のシーケン
スコントローラ、特に、演算処理部がシーケンス
制御に必要な単ビツト演算専用に作られたシーケ
ンスコントローラに関する。 ストアードプログラム方式のシーケンスコント
ローラには、演算処理部をマイクロコンピユータ
によつて構成したものと、シーケンス制御に必要
な単ビツト演算だけを実行できる演算回路をフリ
ツプフロツプ、ゲート回路等を用いて作り、これ
を演算処理部としたものとがあるが、回路が簡単
となつて価格が安い、動作速度が速いという点で
は、単ビツト演算のみを実行できる専用の論理演
算回路にした方が好ましい。しかしながら、この
ようにすると、多ビツトの演算が全くできなくな
る問題がある。 このため、従来においても、単ビツト演算専用
の論理演算回路の外に、簡単な多ビツト演算回路
を設けて多ビツト演算機能を持たせたものはある
が従来のものにおいては、多ビツトの演算を行わ
せるために、シーケンス命令とは別にワード演算
命令が必要となり、シーケンス命令しかプログラ
ムできないプログラム書込装置が使用できなくな
るだけでなく、外部に設けられたデジタルスイツ
チ等の設定値を多ビツト演算回路へ読込む場合に
は特別なインタフエイスが必要となる問題があつ
た。 本発明はこのような従来の問題点に鑑みてなさ
れたもので、特別な演算命令を用いることなしに
多ビツト演算命令を実行でき、かつ、特別なイン
タフエイスを設けることなしに外部より多ビツト
の情報を演算回路に供給できるシーケンスコント
ローラを提供することを目的とするものである。 以下本発明の実施例を図面に基づいて説明す
る。第１図において、１０はシーケンスプログラ
ムを記憶するメモリ、１１はこのメモリ１０に記
憶されたシーケンスプログラムを順番に読出すプ
ログラムカウンタで、メモリ１０から読出された
シーケンスプログラムデータはラツチ回路１２に
一時記憶され、このラツチ回路１２に記憶された
シーケンスプログラムデータの内、入出力要素の
選択を行う下位ｎビツトのデータは入出力アドレ
スデータIOADとしてアドレスバスAB上に出力
され、上位ｍビツトのデータは命令データとして
単ビツト演算回路１３に与えられるようになつて
いる。 また、１５は、リミツトスイツチ等の入力要素
が接続される複数の入力端子を有する入力回路を
示し、１６は、リレー等の出力要素が接続される
複数の出力端子を有する出力回路を示す。この入
力回路１５および出力回路１６はコネクタ１７ａ
〜１７ｃを介して前記アドレスバスAB、および
１ビツトの入力データラインIDL、１ビツトの出
力データラインODL、ストローブ信号ライン
SSLに接続されており、前記入力回路１５はアド
レスバスAB上に出力される入出力アドレスデー
タIOADによつて入力要素を選択してそのオンオ
フ状態を入力データラインIDLに出力し、前記出
力回路１６は、アドレスバスAB上の入出力アド
レスデータIOADによつて出力要素の選択を行な
い、ストローブ信号ラインSSLにストローブ信号
が出力された時に出力データラインODLの状態
に応じて選択した出力要素を付勢、無勢する。 一方、前記単ビツト演算回路１３は、シーケン
ス制御に必要な単ビツト演算を行うもので、ラツ
チ回路１２から与えられた命令データがテスト命
令であれば、入力データラインIDLを介して入力
要素のオンオフ信号を読込んで前のテスト結果と
の間で論理演算を行ない、与えられた命令データ
が出力命令であれば、演算結果に応じた出力信号
とストローブ信号を出力データラインODLおよ
びストローブ信号ラインSSLにそれぞれ出力して
選択された出力要素を付勢もしくは無勢する。 次に、本願発明の特徴である多ビツト演算回路
２０の構成について説明すると、この多ビツト演
算回路２０は、入出力回路１５，１６と同様、１
つのユニツトとして構成され、入出力回路１５，
１６を増設するために設けられているコネクタ１
７ｄを介してアドレスバスABおよび入力データ
ラインIDL、出力データラインODL、ストロー
ブ信号ラインSSLに接続されている。 この多ビツト演算回路２０は、第２図に示すよ
うに、３個のレジスタ２１，２２，２３、アドレ
スデコーダ２５、ラツチ２６、データセレクタ２
７、ワンシヨツト回路２８、比較器３０、パリテ
イ信号発生器３１、ゲート回路Ｇ１ａ，Ｇ１ｂ，
Ｇ１ｃ，Ｇ２ａ，Ｇ２ｂから構成され、この内、
比較器３０、パリテイ信号発生器３１、ゲートＧ
１ａ〜Ｇ２ｂにて多ビツトの演算を行う演算部３
２が構成されている。 前記レジスタ２１〜２３の内、レジスタ２１，
２２は多ビツト演算すべきデータをセツトするデ
ータレジスタで、前記ラツチ２６は演算結果を一
時記憶するものである。また、レジスタ２３は、
実行すべき命令の種類と、命令の実行開始を指令
するデータを記憶するものである。 前記レジスタ２１〜２３は、内部に８個の記憶
要素を有し、イネーブル端子Ｅに信号が与えられ
るとアドレス端子ATに与えられる３ビツトのア
ドレスデータにて指定される記憶要素にデータ端
子Ｄの信号を記憶させるものであり、このレジス
タ２１〜２３のイネーブル端子Ｅは、ストローブ
信号ラインSSLに出力されるストローブ信号SS
で開かれるゲートAGを介してアドレスデコーダ
２５の出力０〜２にそれぞれ接続され、アドレス
端子ATはアドレスバスABの下位ビツトのライ
ンに接続され、データ入力端子は出力データライ
ンODLに接続されている。また、アドレスデコ
ーダ２５の入力端子はアドレスバスABの上位ビ
ツトのラインに接続され、上位ビツトのアドレス
データにより、レジスタ２１〜２３の選択を行う
ようになつている。したがつて、レジスタ２１〜
２３内の各記憶要素は１ビツト毎に異なる入出力
アドレスを有し、単ビツト演算回路１３は出力命
令を実行することによりレジスタ２１〜２３内の
記憶要素に１ビツトずつオンオフ情報を書込むこ
とができる。 一方、データセレクタ２７は、イネーブル端子
Ｅに信号が与えられアドレス端子ATにオール零
のデータが与えられた時にラツチ２６の内容を入
力データラインIDLに出力するもので、このデー
タセレクタ２７のイネーブル端子Ｅはアドレスデ
コーダ２５の出力３に接続され、アドレス端子
ATはアドレスバスABの下位ビツトに接続され
ている。したがつて、ラツチ２６内の記憶要素は
レジスタ２１〜２３内の記憶要素と異なつた固有
の入出力アドレスを有し、この入出力アドレスに
関するテスト命令が実行されるとラツチ２６内の
単ビツトデータが単ビツト演算回路１３に与えら
れる。 なお、演算結果が多ビツトのデータである場合
にはレジスタ２６を複数の記憶要素を有するもの
にし、この記憶要素の選択をデータセレクタ２７
によつて行うようにすればよい。 さらに、演算部３２は、本実施例では多ビツト
データの比較と、多ビツトデータからこれに対応
するパリテイ信号を発生する機能を有するもの
で、演算結果は前記のように１ビツトのデータと
なる。すなわち比較器３０の一対の入力端子がそ
れぞれゲートＧ１ａ，Ｇ１ｂを介してレジスタ２
１，２２の出力に接続され、パリテイ発生器３１
の入力端子はゲートＧ２ａを介してレジスタ２１
の出力に接続されており、これら比較器３０およ
びパリテイ発生器３１の出力はそれぞれゲートＧ
１ｃ，Ｇ２ｂを介してラツチ回路２６の入力に接
続されている。そして、これらのゲートＧ１ａ〜
Ｇ２ｂの内、ゲートＧ１ａ〜Ｇ１ｃはレジスタ２
３のビツト零に対応する出力に接続されビツト零
の記憶要素に１が書込まれると開かれるようにな
つており、ゲートＧ２ａ，Ｇ２ｂはレジスタ２３
のビツト１に対応する出力端子に接続され、ビツ
ト１の記憶要素に１が書込まれると開かれるよう
になつている。また、前記ラツチ２６のロード端
子はワンシヨツト回路２８を介してレジスタ２３
のビツト７に対応する出力端子に接続されており
ビツト７の記憶要素に１が書込まれると演算結果
がラツチ２６に記憶される。 なお、前記レジスタ２１〜２３およびラツチ２
６内の各記憶要素の入出力アドレスは入出力回路
１５，１６の入出力アドレスと重複しないように
アドレスが割振られており、本実施例では０番地
から1777番地（８進表示）までが入出力回路１
５，１６に割振られ、2000番地から2030番地（８
進表示）までがレジスタ２１〜２３およびラツチ
２６内の記憶要素に割振られている。 今、入力回路１５の100番地から107番地までに
対応する端子に８本の出力端子が接続された
BCD出力のデジタルスイツチ４０の設定値と、
入力回路１５の200番地から207番地までに対応す
る端子に接続され工作物を載置するパレツトに付
されたBCDのパレツト番号を読取るリミツトス
イツチLS０〜LS７の出力とを比較し、デジタル
スイツチ４０の設定値とリミツトスイツチLS０
〜LS７によつて読取られたパレツト番号が等し
い場合に、出力回路１６の500番地に接続された
リレーCR１０を付勢するものとすると、シーケ
ンスプログラムとして表１に示すプログラムをメ
モリ１０に書込んでおく。
スコントローラ、特に、演算処理部がシーケンス
制御に必要な単ビツト演算専用に作られたシーケ
ンスコントローラに関する。 ストアードプログラム方式のシーケンスコント
ローラには、演算処理部をマイクロコンピユータ
によつて構成したものと、シーケンス制御に必要
な単ビツト演算だけを実行できる演算回路をフリ
ツプフロツプ、ゲート回路等を用いて作り、これ
を演算処理部としたものとがあるが、回路が簡単
となつて価格が安い、動作速度が速いという点で
は、単ビツト演算のみを実行できる専用の論理演
算回路にした方が好ましい。しかしながら、この
ようにすると、多ビツトの演算が全くできなくな
る問題がある。 このため、従来においても、単ビツト演算専用
の論理演算回路の外に、簡単な多ビツト演算回路
を設けて多ビツト演算機能を持たせたものはある
が従来のものにおいては、多ビツトの演算を行わ
せるために、シーケンス命令とは別にワード演算
命令が必要となり、シーケンス命令しかプログラ
ムできないプログラム書込装置が使用できなくな
るだけでなく、外部に設けられたデジタルスイツ
チ等の設定値を多ビツト演算回路へ読込む場合に
は特別なインタフエイスが必要となる問題があつ
た。 本発明はこのような従来の問題点に鑑みてなさ
れたもので、特別な演算命令を用いることなしに
多ビツト演算命令を実行でき、かつ、特別なイン
タフエイスを設けることなしに外部より多ビツト
の情報を演算回路に供給できるシーケンスコント
ローラを提供することを目的とするものである。 以下本発明の実施例を図面に基づいて説明す
る。第１図において、１０はシーケンスプログラ
ムを記憶するメモリ、１１はこのメモリ１０に記
憶されたシーケンスプログラムを順番に読出すプ
ログラムカウンタで、メモリ１０から読出された
シーケンスプログラムデータはラツチ回路１２に
一時記憶され、このラツチ回路１２に記憶された
シーケンスプログラムデータの内、入出力要素の
選択を行う下位ｎビツトのデータは入出力アドレ
スデータIOADとしてアドレスバスAB上に出力
され、上位ｍビツトのデータは命令データとして
単ビツト演算回路１３に与えられるようになつて
いる。 また、１５は、リミツトスイツチ等の入力要素
が接続される複数の入力端子を有する入力回路を
示し、１６は、リレー等の出力要素が接続される
複数の出力端子を有する出力回路を示す。この入
力回路１５および出力回路１６はコネクタ１７ａ
〜１７ｃを介して前記アドレスバスAB、および
１ビツトの入力データラインIDL、１ビツトの出
力データラインODL、ストローブ信号ライン
SSLに接続されており、前記入力回路１５はアド
レスバスAB上に出力される入出力アドレスデー
タIOADによつて入力要素を選択してそのオンオ
フ状態を入力データラインIDLに出力し、前記出
力回路１６は、アドレスバスAB上の入出力アド
レスデータIOADによつて出力要素の選択を行な
い、ストローブ信号ラインSSLにストローブ信号
が出力された時に出力データラインODLの状態
に応じて選択した出力要素を付勢、無勢する。 一方、前記単ビツト演算回路１３は、シーケン
ス制御に必要な単ビツト演算を行うもので、ラツ
チ回路１２から与えられた命令データがテスト命
令であれば、入力データラインIDLを介して入力
要素のオンオフ信号を読込んで前のテスト結果と
の間で論理演算を行ない、与えられた命令データ
が出力命令であれば、演算結果に応じた出力信号
とストローブ信号を出力データラインODLおよ
びストローブ信号ラインSSLにそれぞれ出力して
選択された出力要素を付勢もしくは無勢する。 次に、本願発明の特徴である多ビツト演算回路
２０の構成について説明すると、この多ビツト演
算回路２０は、入出力回路１５，１６と同様、１
つのユニツトとして構成され、入出力回路１５，
１６を増設するために設けられているコネクタ１
７ｄを介してアドレスバスABおよび入力データ
ラインIDL、出力データラインODL、ストロー
ブ信号ラインSSLに接続されている。 この多ビツト演算回路２０は、第２図に示すよ
うに、３個のレジスタ２１，２２，２３、アドレ
スデコーダ２５、ラツチ２６、データセレクタ２
７、ワンシヨツト回路２８、比較器３０、パリテ
イ信号発生器３１、ゲート回路Ｇ１ａ，Ｇ１ｂ，
Ｇ１ｃ，Ｇ２ａ，Ｇ２ｂから構成され、この内、
比較器３０、パリテイ信号発生器３１、ゲートＧ
１ａ〜Ｇ２ｂにて多ビツトの演算を行う演算部３
２が構成されている。 前記レジスタ２１〜２３の内、レジスタ２１，
２２は多ビツト演算すべきデータをセツトするデ
ータレジスタで、前記ラツチ２６は演算結果を一
時記憶するものである。また、レジスタ２３は、
実行すべき命令の種類と、命令の実行開始を指令
するデータを記憶するものである。 前記レジスタ２１〜２３は、内部に８個の記憶
要素を有し、イネーブル端子Ｅに信号が与えられ
るとアドレス端子ATに与えられる３ビツトのア
ドレスデータにて指定される記憶要素にデータ端
子Ｄの信号を記憶させるものであり、このレジス
タ２１〜２３のイネーブル端子Ｅは、ストローブ
信号ラインSSLに出力されるストローブ信号SS
で開かれるゲートAGを介してアドレスデコーダ
２５の出力０〜２にそれぞれ接続され、アドレス
端子ATはアドレスバスABの下位ビツトのライ
ンに接続され、データ入力端子は出力データライ
ンODLに接続されている。また、アドレスデコ
ーダ２５の入力端子はアドレスバスABの上位ビ
ツトのラインに接続され、上位ビツトのアドレス
データにより、レジスタ２１〜２３の選択を行う
ようになつている。したがつて、レジスタ２１〜
２３内の各記憶要素は１ビツト毎に異なる入出力
アドレスを有し、単ビツト演算回路１３は出力命
令を実行することによりレジスタ２１〜２３内の
記憶要素に１ビツトずつオンオフ情報を書込むこ
とができる。 一方、データセレクタ２７は、イネーブル端子
Ｅに信号が与えられアドレス端子ATにオール零
のデータが与えられた時にラツチ２６の内容を入
力データラインIDLに出力するもので、このデー
タセレクタ２７のイネーブル端子Ｅはアドレスデ
コーダ２５の出力３に接続され、アドレス端子
ATはアドレスバスABの下位ビツトに接続され
ている。したがつて、ラツチ２６内の記憶要素は
レジスタ２１〜２３内の記憶要素と異なつた固有
の入出力アドレスを有し、この入出力アドレスに
関するテスト命令が実行されるとラツチ２６内の
単ビツトデータが単ビツト演算回路１３に与えら
れる。 なお、演算結果が多ビツトのデータである場合
にはレジスタ２６を複数の記憶要素を有するもの
にし、この記憶要素の選択をデータセレクタ２７
によつて行うようにすればよい。 さらに、演算部３２は、本実施例では多ビツト
データの比較と、多ビツトデータからこれに対応
するパリテイ信号を発生する機能を有するもの
で、演算結果は前記のように１ビツトのデータと
なる。すなわち比較器３０の一対の入力端子がそ
れぞれゲートＧ１ａ，Ｇ１ｂを介してレジスタ２
１，２２の出力に接続され、パリテイ発生器３１
の入力端子はゲートＧ２ａを介してレジスタ２１
の出力に接続されており、これら比較器３０およ
びパリテイ発生器３１の出力はそれぞれゲートＧ
１ｃ，Ｇ２ｂを介してラツチ回路２６の入力に接
続されている。そして、これらのゲートＧ１ａ〜
Ｇ２ｂの内、ゲートＧ１ａ〜Ｇ１ｃはレジスタ２
３のビツト零に対応する出力に接続されビツト零
の記憶要素に１が書込まれると開かれるようにな
つており、ゲートＧ２ａ，Ｇ２ｂはレジスタ２３
のビツト１に対応する出力端子に接続され、ビツ
ト１の記憶要素に１が書込まれると開かれるよう
になつている。また、前記ラツチ２６のロード端
子はワンシヨツト回路２８を介してレジスタ２３
のビツト７に対応する出力端子に接続されており
ビツト７の記憶要素に１が書込まれると演算結果
がラツチ２６に記憶される。 なお、前記レジスタ２１〜２３およびラツチ２
６内の各記憶要素の入出力アドレスは入出力回路
１５，１６の入出力アドレスと重複しないように
アドレスが割振られており、本実施例では０番地
から1777番地（８進表示）までが入出力回路１
５，１６に割振られ、2000番地から2030番地（８
進表示）までがレジスタ２１〜２３およびラツチ
２６内の記憶要素に割振られている。 今、入力回路１５の100番地から107番地までに
対応する端子に８本の出力端子が接続された
BCD出力のデジタルスイツチ４０の設定値と、
入力回路１５の200番地から207番地までに対応す
る端子に接続され工作物を載置するパレツトに付
されたBCDのパレツト番号を読取るリミツトス
イツチLS０〜LS７の出力とを比較し、デジタル
スイツチ４０の設定値とリミツトスイツチLS０
〜LS７によつて読取られたパレツト番号が等し
い場合に、出力回路１６の500番地に接続された
リレーCR１０を付勢するものとすると、シーケ
ンスプログラムとして表１に示すプログラムをメ
モリ１０に書込んでおく。
【表】
Claims (1)
- １ 記憶装置から読出されるシーケンスプログラ
ムの入出力アドレス部のデータによつて入出力要
素の選択を行ない、シーケンスプログラムの命令
部のデータに基づいて単一ビツト演算とこの演算
結果に基づく出力命令とを単ビツト演算回路にて
実行するようにしたシーケンスコントローラにお
いて、それぞれ固有の入出力アドレスを有し前記
入出力アドレス部のデータによつて選択可能で前
記出力命令により１ビツトずつ前記入出力要素の
オンオフ情報が書込まれる複数の記憶要素から構
成される第１データレジスタおよび第２データレ
ジスタと、前記出力命令に応じて実行すべき命令
の種類と命令の実行開始を記憶する第３データレ
ジスタと、この第３データレジスタに書込まれた
前記命令の種類と命令の実行開始のデータに応じ
て前記第１データレジスタと前記第２データレジ
スタに記憶されたデータに対して所定の演算を行
う演算回路と、この演算回路の出力を一時的にラ
ツチするラツチ回路と、このラツチされた出力を
特定の入出力アドレスを有する入出力要素のオン
オフ信号として前記単ビツト演算回路に出力する
ゲート回路とを備えたことを特徴とするシーケン
スコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7982681A JPS57196304A (en) | 1981-05-26 | 1981-05-26 | Sequence controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7982681A JPS57196304A (en) | 1981-05-26 | 1981-05-26 | Sequence controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57196304A JPS57196304A (en) | 1982-12-02 |
| JPH0119169B2 true JPH0119169B2 (ja) | 1989-04-10 |
Family
ID=13701011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7982681A Granted JPS57196304A (en) | 1981-05-26 | 1981-05-26 | Sequence controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57196304A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227337A (en) * | 1975-08-27 | 1977-03-01 | Hitachi Ltd | Programable logic controller featuring numerical operation function |
| JPS54130777A (en) * | 1978-03-31 | 1979-10-11 | Toyoda Mach Works Ltd | Sequential controller |
-
1981
- 1981-05-26 JP JP7982681A patent/JPS57196304A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57196304A (en) | 1982-12-02 |
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