JPH0256964A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0256964A JPH0256964A JP63209217A JP20921788A JPH0256964A JP H0256964 A JPH0256964 A JP H0256964A JP 63209217 A JP63209217 A JP 63209217A JP 20921788 A JP20921788 A JP 20921788A JP H0256964 A JPH0256964 A JP H0256964A
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- 239000000758 substrate Substances 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 13
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- 229910052782 aluminium Inorganic materials 0.000 description 9
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にプログラム可能な読出
し専用記憶素子を含む半導体装置に関する。
し専用記憶素子を含む半導体装置に関する。
プログラム可能な半導体装置、例えば読出し専用記憶装
置（以下ＦＲＯＭと記す）は、その用途からみて記憶容
量の高密度化と確実なプログラムが望まれている。
置（以下ＦＲＯＭと記す）は、その用途からみて記憶容
量の高密度化と確実なプログラムが望まれている。
第３図は従来の絶縁膜破壊型ＰＲＯＭセルの一例の断面
図である。
図である。
Ｐ型シリコン基板１にＮ型埋込層２を形成し、Ｎ型エピ
タキシャルＮ３を堆積し、エピタキシャル層上に酸化シ
リコン膜からなる第１の絶縁膜４を形成し、イオン注入
法により選択的にベース領域５を設ける。
タキシャルＮ３を堆積し、エピタキシャル層上に酸化シ
リコン膜からなる第１の絶縁膜４を形成し、イオン注入
法により選択的にベース領域５を設ける。
次に、前記ベース領域上め酸化シリコン膜４に選択的に
開孔窓を形成してベース領域表面を露出させ、熱酸化法
により前記露出したベース領域表面及び第１の絶縁膜に
接する第２の絶縁膜６を設ける。
開孔窓を形成してベース領域表面を露出させ、熱酸化法
により前記露出したベース領域表面及び第１の絶縁膜に
接する第２の絶縁膜６を設ける。
その後、アルミニウム等からなる金属膜を被着し、選択
エッチして第３図に示す構造の半導体装置を得る。
エッチして第３図に示す構造の半導体装置を得る。
情報の書込みに当たっては、金属膜とベース領域の間に
過電圧を印加して第２の絶縁膜を破壊することによりベ
ース領域と金属膜を短絡して情報を書込む。
過電圧を印加して第２の絶縁膜を破壊することによりベ
ース領域と金属膜を短絡して情報を書込む。
上述した従来の半導体装置は、開孔窓に第２の絶縁膜を
設け、情報書込みに当たっては第２の絶縁膜に過電圧を
印加して第２の絶縁膜を破壊して情報を書込んでいる。
設け、情報書込みに当たっては第２の絶縁膜に過電圧を
印加して第２の絶縁膜を破壊して情報を書込んでいる。
この時の印加した過電圧を■、第２の絶縁膜の膜厚をｄ
とすると、第２の絶縁膜を加わる電界の強さＥは次式で
表わす事ができる。
とすると、第２の絶縁膜を加わる電界の強さＥは次式で
表わす事ができる。
Ｅ＝Ｖ／ｄ （ボルト／メートル）
ところで、安定した書込み特性を実現するには、上式の
電界強度Ｅを上げる必要がある。上式より、過電圧Ｖを
上げればよいが、過電圧Ｖを上げるには書込回路を構成
する素子が高耐圧に耐えうる様に素子パターンを大きく
設計しなければならず、半導体装置の高集積化への支障
となっていた。その為、一般的に、第２の絶縁膜の膜厚
ｄを小さくして電界の強さＥを上げる方法が用いられて
いる。この方法であれば、前述した様に、書込回路を高
耐圧化する必要はなく、高集積化に支障はない。
電界強度Ｅを上げる必要がある。上式より、過電圧Ｖを
上げればよいが、過電圧Ｖを上げるには書込回路を構成
する素子が高耐圧に耐えうる様に素子パターンを大きく
設計しなければならず、半導体装置の高集積化への支障
となっていた。その為、一般的に、第２の絶縁膜の膜厚
ｄを小さくして電界の強さＥを上げる方法が用いられて
いる。この方法であれば、前述した様に、書込回路を高
耐圧化する必要はなく、高集積化に支障はない。
しかし、第２の絶縁膜が薄くなる程、膜厚が不均一にな
り、ピンホール等が形成されてしまい、書込特性が劣化
し、信頼性の点から大きな問題になっていた。
り、ピンホール等が形成されてしまい、書込特性が劣化
し、信頼性の点から大きな問題になっていた。
本発明は、−導電型の半導体基板上に選択的に設けた逆
導電型の埋込層と、前記埋込層上に設けられた逆導電型
のエピタキシャル層と、前記エピタキシャル層に設けら
れた一導電型のベース領域と、前記ベース領域及びエピ
タキシャル層を覆う第１の絶縁膜と、前記第１の絶縁膜
に選択的に形成され前記ベース領域表面に達する開口部
と、前記開口部の前記ベース領域表面及び前記第１の絶
縁膜に接する第２の絶縁膜を有し、前記第２の絶縁膜を
破壊して情報を記憶する半導体装置に於いて、前記開口
部内の第１の絶縁膜を接している箇所の第２の絶縁膜の
膜厚が前記箇所及びその近傍以外の領域の第２の絶縁膜
の膜厚より薄く設けた構造にしたものである。
導電型の埋込層と、前記埋込層上に設けられた逆導電型
のエピタキシャル層と、前記エピタキシャル層に設けら
れた一導電型のベース領域と、前記ベース領域及びエピ
タキシャル層を覆う第１の絶縁膜と、前記第１の絶縁膜
に選択的に形成され前記ベース領域表面に達する開口部
と、前記開口部の前記ベース領域表面及び前記第１の絶
縁膜に接する第２の絶縁膜を有し、前記第２の絶縁膜を
破壊して情報を記憶する半導体装置に於いて、前記開口
部内の第１の絶縁膜を接している箇所の第２の絶縁膜の
膜厚が前記箇所及びその近傍以外の領域の第２の絶縁膜
の膜厚より薄く設けた構造にしたものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の第１の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
にＮ型埋込層２を設け、シリコン基板表面にＮ型エピタ
キシャル層３を堆積する。次に、エピタキシャル層３上
に第１の絶縁膜として酸化シリコン膜４を０．５〜１．
５μｍの膜厚に形成し、イオン注入法により選択的にＰ
型ベース領域５を形成する。次に、ベース領域上の酸化
シリコン膜４を選択的にエツチングして開口部を形成し
全面に窒化シリコン膜８を５０〜１１００ｎ程度の厚さ
に形成し、異方性エツチングにより窒化シリコン膜８を
エッチバックすると開口部の酸化シリコン膜４の側壁の
みに窒化シリコン膜８が形成される。次に、熱酸化によ
り開口部内に第２の絶縁膜として酸化シリコン膜６を形
成する。窒化シリコン膜４とベース領域５の間には熱酸
化により形成した酸化シリコン膜のバーズビークにより
薄い酸化シリコン膜が形成される。
にＮ型埋込層２を設け、シリコン基板表面にＮ型エピタ
キシャル層３を堆積する。次に、エピタキシャル層３上
に第１の絶縁膜として酸化シリコン膜４を０．５〜１．
５μｍの膜厚に形成し、イオン注入法により選択的にＰ
型ベース領域５を形成する。次に、ベース領域上の酸化
シリコン膜４を選択的にエツチングして開口部を形成し
全面に窒化シリコン膜８を５０〜１１００ｎ程度の厚さ
に形成し、異方性エツチングにより窒化シリコン膜８を
エッチバックすると開口部の酸化シリコン膜４の側壁の
みに窒化シリコン膜８が形成される。次に、熱酸化によ
り開口部内に第２の絶縁膜として酸化シリコン膜６を形
成する。窒化シリコン膜４とベース領域５の間には熱酸
化により形成した酸化シリコン膜のバーズビークにより
薄い酸化シリコン膜が形成される。
次に、第１図（ｂ）に示すように、窒化シリコン膜８を
除去し、全面にアルミニウムを被着して選択エッチして
アルミニウム電極７を形成する。
除去し、全面にアルミニウムを被着して選択エッチして
アルミニウム電極７を形成する。
本実施例では、第１の絶縁膜に選択的に形成した開口部
内に形成した第２の絶縁膜が第１の絶縁膜と接している
箇所及びその近傍のみ薄くなるように設けたので情報書
逐次の印加電圧を低くする事ができる。又、第２の絶縁
膜の膜厚の薄い領域も第１の絶縁膜と接している箇所の
みに限られており、第２の絶縁膜とピンホールの存在す
る割合も大幅に低下し、特性を大幅に向上する事ができ
る。
内に形成した第２の絶縁膜が第１の絶縁膜と接している
箇所及びその近傍のみ薄くなるように設けたので情報書
逐次の印加電圧を低くする事ができる。又、第２の絶縁
膜の膜厚の薄い領域も第１の絶縁膜と接している箇所の
みに限られており、第２の絶縁膜とピンホールの存在す
る割合も大幅に低下し、特性を大幅に向上する事ができ
る。
第２図は本発明の第２の実施例の断面図である。
Ｐ型シリコン基板１にＮ型埋込層２、Ｎ型エピタキシャ
ル層３、第１の絶縁膜としての酸化シリコン膜４、Ｐ型
ベース領域５、窒化シリコン膜８、第２の絶縁膜として
の酸化シリコン膜６を形成するまでは第１図（ａ）で説
明したのと同様にして行う。
ル層３、第１の絶縁膜としての酸化シリコン膜４、Ｐ型
ベース領域５、窒化シリコン膜８、第２の絶縁膜として
の酸化シリコン膜６を形成するまでは第１図（ａ）で説
明したのと同様にして行う。
次に、窒化シリコン膜８を除去し、全面に３０〜１１０
０ｎの膜厚の多結晶シリコン膜９及びアルミニウムを被
着し選択エッチしてアルミニウム電極７を形成する。
０ｎの膜厚の多結晶シリコン膜９及びアルミニウムを被
着し選択エッチしてアルミニウム電極７を形成する。
本実施例では、電極を多結晶シリコン膜とアルミニウム
の二層構造としている。その為、第２の絶縁膜を破壊し
てベース領域５とアルミニウム電極７を短絡して情報を
書込むが、ベース領域及びアルミニウム電極間に多結晶
シリコン膜を挟んでいる為、ベース領域とアルミニウム
電極の接触抵抗を小さくする事ができる。
の二層構造としている。その為、第２の絶縁膜を破壊し
てベース領域５とアルミニウム電極７を短絡して情報を
書込むが、ベース領域及びアルミニウム電極間に多結晶
シリコン膜を挟んでいる為、ベース領域とアルミニウム
電極の接触抵抗を小さくする事ができる。
以上説明した様に、本発明は、ベース領域上の第１の絶
縁膜に選択的に形成した開口部に第１の絶縁膜及びベー
ス領域と接する第２の絶縁間を設け、前記第２の絶縁膜
の膜厚が第１の絶縁膜と接している箇所で薄くなるよう
に設けたので、情報書込時の過電圧を低く抑える事がで
き、書込回路を構成する素子を小型化でき高集積化する
事ができる効果がある。又、書込特性を安定にでき高信
頼度の半導体装置を実現する事ができるという効果があ
る。
縁膜に選択的に形成した開口部に第１の絶縁膜及びベー
ス領域と接する第２の絶縁間を設け、前記第２の絶縁膜
の膜厚が第１の絶縁膜と接している箇所で薄くなるよう
に設けたので、情報書込時の過電圧を低く抑える事がで
き、書込回路を構成する素子を小型化でき高集積化する
事ができる効果がある。又、書込特性を安定にでき高信
頼度の半導体装置を実現する事ができるという効果があ
る。
第１図（ａ）、（ｂ）は本発明の第１の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図、第２図は本発明の第２の実施例の断面図、第３図は
従来の半導体装置の一例の断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型埋込層、３・
・・Ｎ型エピタキシャル層、４・・・酸化シリコン膜（
第１の絶縁膜）、５・・・Ｐ型ベース領域、６・・・酸
化シリコン膜（第２の絶縁膜）、７・・・アルミニウム
電極、８・・・窒化シリコン膜、９・・・多結晶シリコ
ン膜。
法を説明するための工程順に示した半導体チップの断面
図、第２図は本発明の第２の実施例の断面図、第３図は
従来の半導体装置の一例の断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型埋込層、３・
・・Ｎ型エピタキシャル層、４・・・酸化シリコン膜（
第１の絶縁膜）、５・・・Ｐ型ベース領域、６・・・酸
化シリコン膜（第２の絶縁膜）、７・・・アルミニウム
電極、８・・・窒化シリコン膜、９・・・多結晶シリコ
ン膜。
Claims (1)
- 一導電型の半導体基板上に選択的に設けた逆導電型の埋
込層と、前記埋込層上に設けられた逆導電型のエピタキ
シャル層と、前記エピタキシャル層に設けられた一導電
型のベース領域と、前記ベース領域及びエピタキシャル
層を覆う第１の絶縁膜と、前記第１の絶縁膜に選択的に
形成され前記ベース領域表面に達する開口部と、前記開
口部の前記ベース領域表面及び前記第１の絶縁膜に接す
る第２の絶縁膜を有し、前記第２の絶縁膜を破壊して情
報を記憶する半導体装置に於いて、前記開口部内の第１
の絶縁膜を接している箇所の第２の絶縁膜の膜厚が前記
箇所及びその近傍以外の領域の第２の絶縁膜の膜厚より
薄く設けてあることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209217A JP2715459B2 (ja) | 1988-08-22 | 1988-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209217A JP2715459B2 (ja) | 1988-08-22 | 1988-08-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0256964A true JPH0256964A (ja) | 1990-02-26 |
| JP2715459B2 JP2715459B2 (ja) | 1998-02-18 |
Family
ID=16569288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209217A Expired - Lifetime JP2715459B2 (ja) | 1988-08-22 | 1988-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715459B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04211159A (ja) * | 1990-02-06 | 1992-08-03 | Matsushita Electron Corp | プログラマブル素子およびその製造方法 |
-
1988
- 1988-08-22 JP JP63209217A patent/JP2715459B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04211159A (ja) * | 1990-02-06 | 1992-08-03 | Matsushita Electron Corp | プログラマブル素子およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2715459B2 (ja) | 1998-02-18 |
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