JPS61196331A - 命令リンク制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理システムの命令制御方式に係り、特
にベクトル処理装置等のように、命令の並列実行を高度
に行う場合の、命令間のリンクを制御する方式に関する
。

ベクトル処理装置等では、例えば主記憶装置上の、一群
のデータからなるベクトルデータを、処理装置のベクト
ルレジスタにロードする命令を実行中に、そのデータに
ついての演算命令の実行を開始し、順次ロードされるデ
ータを、逐次演算するようにして、両命令を並列に実行
させることにより、処理能力を高める方式がとられてい
る。

又、このようなベクトルデータのベクトル加算命令と、
該命令の演算結果のベクトルデータを使うベクトル乗算
命令との間についても、上記と同様の態様で並列実行が
可能である。

このように、先行する命令により、ロード、更新等した
データを、後続命令のオペランドとする場合に、両命令
間にリンクがあると言い、上記のような並列実行を行う
場合には、リンクのある命令の一方の命令の進行は、他
方の命令の進行を追い越さないように制御することが必
要である。

〔従来の技術〕

第２図は、ベクトル処理装置の一構成例を示すブロック
図である。

ベクトル処理装置１は、主記憶装置２から、命令を命令
バッファ３に読み出して実行する。

命令バッファ３の命令は、命令管理部８の複数（図では
４Ｍ１）の命令管理パイプライン４−１〜４−４の１つ
へ入力され、該命令語の指定によって、以下に述べる演
算回路等を制御することにより、命令が実行される。

演算回路は、例えば加算パイプライン５−１、乗算パイ
プライン５−２、除算パイプライン５−３があり、ベク
トルレジスタ６上のデータについて、それらは互いに独
立に、並行して演算を実行し、結果のデータをベクトル
レジスタ６に格納することができる。

ベクトルレジスタ６は、アクセスパイプライン７−１　
、７−２を経て、主記憶装置２との間でデータの転送を
行うことができる。

本構成例において、主記憶装置２とベクトルレジスタ６
との間のデータ転送を実行するロード及びストア命令は
命令管理パイプライン４−１又は４−２に入力され、従
ってアクセスパイプライン７−１．７−２は、命令管理
パイプライン４−１及び４−２にある命令によって制御
される。

又、ロード／ストア命令以外の命令は、命令管理パイプ
ライン４−３又は４−４に入力され、それらの命令によ
って加算パイプライン５〜１、乗算パイプライン５−２
、除算パイプライン５−３を制御して、命令が実行され
る。

第３図は、命令管理部８の詳細構成の一部を示すブロッ
ク図である。

各命令管理パイプライン４−１〜４−４は、それぞれ３
段の命令レジスタ（例えば、命令管理パイプライン４−
１の場合の、命令レジスタ１１−１．１２−１．１３−
１）からなる。

主記憶装置２から、命令バッファ３に読み出された命令
は、実行開始において、命令レジスタｌＯを経て、各第
１段の命令レジスタ１１−１〜１１−４のいずれかに入
力される。

その際、命令レジスタ１０において、デコーダ１４によ
り命令のオペレーションコード（ＯＰ）部１５が解読さ
れ、その結果を用いて、入力光となる命令管理パイプラ
イン４−１〜４−４が決定される。

命令のオペランドアドレス部１６は、例えば図示、　の
上側から順次、書き込みオペランドアドレスＲ。

及び読み出しオペランドアドレスＲ２及びＲ３とし、そ
れぞれベクトルレジスタ６内のレジスタアドレスを示す
ものとする。

例えば、命令レジスタ１０から、命令レジスタ１１−１
に転送されたロード命令は、図示しないパスにより、ア
クセスパイプライン７−１又は７−２を制御して、主記
憶装置２からのデータ読み出しを開始する。

命令レジスタ１１−１の内容は、適当なタイミングで命
令レジスタ１２−１を経て、命令レジスタ１３−１へも
転送され、命令レジスタ１３−１の制御によって、主記
憶装置２から読み出したデータを、ベクトルレジスタ６
の所定レジスタへ格納する。

命令レジスタ１１−１及び１３−１の内容は、それぞれ
１群のベクトルデータの、主記憶装置２からの読み出し
、又はベクトルレジスタ６への書き込みの、開始から完
了まで保持される。

命令レジスタ１０に取り出された命令が、例えばベクト
ル加算命令であれば、命令管理パイプライン４−３．４
−４の命令レジスタ１１−３又は１１−４に転送される
。

この命令は加算パイプライン５−１を制御し、オペラン
ドアドレスＲ２及びＲ３で指定されるベクトルレジスタ
６のデータを、順次加算パイプライン５−１に入力する
。

ロード命令の場合と同様に、命令レジスタ１１−３の内
容は、適当なタイミングに、命令レジスタ１２−３を経
て、命令レジスタ１３−３へも転送される。

加算パイプライン５−１から逐次出力される演算結果の
データは、ベクトルレジスタ６の、命令レジスタ１３−
３のオペランドアドレスＲ１で指定されるレジスタへ、
順次格納される。

前記のロード命令とベクトル加算命令との間にリンクが
あり、即ちロード命令で主記憶装置２からベクトルレジ
スタ６ヘロードしたデータを、ベクトル加算の一方の入
力とする関係にある場合には、例えばロード命令を命令
管理パイプライン４−１に入力して実行を開始した後、
ベクトル加算命令を命令管理パイプライン４−３に入力
して、実行を開始する。

この状態で、ロード動作が遅滞無く進行する限り、順次
ロードされるデータを一定の遅れで、順次加算入力とす
ることができるので、ベクトル加算命令の実行の進行を
、特にロード命令の進行状態によって制御する必要は無
い。

しかし、一般に主記憶装置２には、他の処理装置、チャ
ネル制御装置、その他からもアクセスがある等の要因に
より、アクセス要求は、常に即時に実行開始されるとは
限らず、待ち合わせが生じ得る。

前記例のロード命令の実行中に、このようなアクセス遅
延が生じた場合には、これとリンクするベクトル加算命
令も、適当なタイミングで停止させないと、未だロード
されていないデータを、加算入力に使う可能性が生じる
。

このために、命令リンク制御部１７が設けられ、各命令
レジスタ１１−１．１２−１．１３−１．１１−２、−
・・−・−のオペランドアドレス部の内容を入力として
、命令間のリンクの存在を監視するようにしている。

命令リンク制御部１７は、第１及び第２段の命令レジス
タ１１−１〜１１，４及び１２〜１〜１２−４のオペラ
ンドアドレス部のＲ２及びＲ１と、第３段の命令レジス
タ１３−１〜１３−４のオペランドアドレス部のＲ１と
の一致を監視している。

このようにして、読み出し先レジスタと書き込み先レジ
スタとの一致が検出されている場合に、アクセスパイプ
ライン７−１又は７−２から、主記憶装置２に対するア
クセス要求の遅延を表示する信号１８−１又は１８−２
がオンにされると、加算、乗算及び除算パイプライン５
−１〜５−３を制御する制御信号１９をオンにして、そ
れらの演算パイプラインすべての進行を、信号１８−１
又は１８−２がオンの開停止する。

〔発明が解決しようとする問題点〕

前記従来の方式による命令リンク制御は、比較的簡単な
制御によって、リンク制御の目的を達成することができ
るが、停止する必要の無い命令の実行までも停止し、必
要以上に処理性能を低下させるという問題がある。

〔問題点を解決するための手段〕 前記の問題点は、複数の命令を並列に実行する処理装置
において、実行中の所要命令ごとに、表示手段を設け、
該表示手段は、命令の実行開始ごとに、該命令に先行し
て実行中の命令のうち、特定の種類の命令、又は所定状
態に設定されている上記表示手段に対応する命令との間
にリンクがあることを検出した場合に、該所定状態に設
定されるように構成した、本発明の命令リンク制御方式
？、二よって解決される。

〔作用〕

即ち、オペランドの一致を常時監視するのではなく、命
令の実行開始時に、先行命令とのリンクの存否を検査し
、この結果を、所要の命令ごとに設ける表示手段である
、ラッチ等に設定する。

前記例に従えば、このラッチは、各命令管理パイプライ
ン４−１．４−２に対して、各演算パイプライン５−１
〜５−３とのリンク状態を表示するように設ければよい
。

それらのラッチは、命令の実行開始ごとに、例えば命令
管理パイプライン４−１〜４−４に入力する直前に、他
のすべての先行して実行中の命令とのリンク状態を検査
して所要の条件にある場合に、該当するラッチを設定す
るものとする。

この第１の条件は、実行開始する命令と特定種類の命令
、例えばロード系の命令、との間に直接のリンクがある
場合である。

又、第２の条件は、上記のようにロード系命令とリンク
のある命令とリンクがあることにより、ロード系命令と
間接にリンクがある場合であり、この条件は、リンクあ
りを示す所定状態に設定されているラッチに対応する命
令と、実行開始する命令との間に直接リンクがあること
によって検出することができる。

これら何れの条件が満足される場合にも、該当するロー
ド系命令を実行中の、命令管理パイプライン４−１又は
４−２に、対応して設けられたランチのうち、実行開始
する命令を実行する演算パイプラインに対応するラッチ
を、リンクありを示す所定状態に設定する。

このようにして、ラッチが設定されている場合に、主記
憶装置に対するアクセス遅延が検出された場合には、該
当するランチの状態によって、加算、乗算、除算パイプ
ラインの必要なもののみを、選択的に停止することが容
易にできる。

以上により、リンク制御による性能低下を、必要最小限
に抑えることができる。

〔実施例〕

第１図は本発明の一実施例構成を示すブロック図である
。

図は、従来の命令リンク制御部１７に代わる、命令リン
ク制御部２０の詳細構成を示すブロック図である。

命令リンク制御部２０には、命令レジスタ１０及び各命
令管理パイプラインの第３段の命令レジスタ１３−１〜
１３−４が接続される。

図にはその一部の、命令管理パイプライン４−１に対応
して設けられるラッチ２１．２２の部分を示し、同様の
構成は、命令管理パイプライン４−２についても設けら
れるものとする。

こ＼で、ラッチ２１は加算パイプライン５−１に、ラッ
チ２２は乗算パイプライン５−２に対応して設けて、リ
ンク状態の表示手段とするもので、除算パイプライン５
−３に対応するランチも、同様に設けられる。

実行開始のために、命令バッファ３から命令レジスタ１
０に取り出された命令語は、従来のように命令管理パイ
プライン４−１〜４−４の第１段の命令レジスタ１１−
１〜１１−４の何れかへ転送されるが、命令レジスタ１
０の内容は同時に命令リンク制御部２０に入力される。

命令レジスタ１０の命令のオペレーションコード部１５
をデコーダ１４でデコードした出力は、命令比較回路２
３．２４に入力され、第３段の命令レジスタ１３−１．
１３−３の対応部分と比較される。

命令比較回路２３は命令レジスタ１３−１にロード系命
令があり、命令レジスタ１０の命令が乗算系命令である
と、オン信号を出力するように構成しておく°。

命令レジスタ１０の命令が乗算命令であることにより、
命令比較回路２３の出力がオンになり、更にオペランド
比較回路２５によって、命令レジスタ１０のいずれかの
オペランドと、命令レジスタ１３−１の書き込みオペラ
ンドとの、オペランドアドレスの一致が検出されると、
論理積ゲート２７の出力がオンになり、論理和ゲート３
０を経てラッチ２２をオンにセットする。この場合は、
先行のロード命令と乗算命令との間に、直接のリンクが
ある場合に相当する。

命令レジスタ１０の乗算命令の命令語は、例えば命令レ
ジスタ１１−３へ転送されて、実行が開始される。

この状態において、命令管理パイプライン４−１にある
ロード命令の実行の遅延が、アクセスパイプライン７−
１から通知されると、ラッチ２２がオンであることによ
り、乗算パイプライン５−２を停止するように制御する
。

前記のリンク状態検査において、オペランド比較回路２
５でオペランドの一致が検出されなければ、前記のパス
によるランチ２２の設定は行われないが、例えば命令レ
ジスタ１３−３に加算命令が設定されて実行中であれば
、以下に述べる第２の条件によってランチ２２はセット
される。

命令レジスタ１３−３にある加算系命令と命令レジスタ
１３−１のロード系命令との間にリンクがある場合には
、この加算系命令の実行開始時において、図示しないバ
スによってラッチ２１がオンにセットされている。

命令比較回路２４は、命令コードの比較により、命令レ
ジスタ１３−３の命令が加算系命令であり、命令レジス
タ１０の命令が乗算系命令であると、出力をオンにする
。

この場合に、オペランド比較回路２６により、命令レジ
スタ１０のいずれかのオペランドと、命令レジスタ１３
−３の書き込みオペランドとの、オペランドアドレスの
一致が検出されると、論理積ゲート２日の出力がオンに
なり、更に論理積ゲート２９により、ラッチ２１がオン
であることを条件として、ラッチ２２がオンにセットさ
れる。

命令レジスタ１０の命令語は命令管理パイプライン４−
４に転送され、乗算の実行を開始する。

即ち、この場合にラッチ２２は、乗算パイプライン５−
２で実行する命令が、加算パイプラインで実行する命令
を介して、命令管理パイプライン４−１のロード命令と
リンクしていることを表示している。

従って、このようにラッチ２１と２２がオンの場合には
、アクセスパイプライン７−１からアクセス遅延の信号
があると、前記と同様に乗算パイプライン５−２を停止
すると共に、加算パイプライン５−１も停止するように
制御する。

以上により設定されたラッチ２１及び２２は、命令管理
パイプライン４−１の命令の実行が完了することにより
、命令レジスタ１３−１がリセットされるとき、同時に
オフにリセットされる。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、ベクト
ル処理装置等で並列実行される命令間のリンク制御が、
簡単な制御により効率よ〈実施されるようになるので、
情報処理システムの性能を改善するという著しい工業的
効果がある。

【図面の簡単な説明】

第１図は本発明一実施例構成のブロック図、第２図はベ
クトル処理装置の一構成例ブロック図、第３図は命令管
理部の一構成例ブロック図である。 図において、 ｌはベクトル処理装置、２は主記憶装置、３は命令バッ
ファ、 ４−１〜４−４は命令管理パイプライン５−１　は加算
パイプライン、 ５−２は乗算パイプライン、 ５−３は除算パイプライン、 ６はベクトルレジスタ、８は命令管理部、？−１、？−
２はアクセスパイプライン、１０．１１−１〜１３−４
は命令レジスタ、１７．２０は命令リンク制御部、 ２１．２２はランチ、　　　２３．２４は命令比較回路
、募　１　目 ！ｆ　　２　　口

Claims (1)

【特許請求の範囲】
1. 複数の命令を並列に実行する処理装置において、実行中
   の所要命令ごとに、表示手段を設け、該表示手段は、命
   令の実行開始ごとに、該命令に先行して実行中の命令の
   うち、特定の種類の命令、又は所定状態に設定されてい
   る上記表示手段に対応する命令との間にリンクがあるこ
   とを検出した場合に、該所定状態に設定されるように構
   成されていることを特徴とする命令リンク制御方式。