JPH0258594B2 - - Google Patents
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- Publication number
- JPH0258594B2 JPH0258594B2 JP56082131A JP8213181A JPH0258594B2 JP H0258594 B2 JPH0258594 B2 JP H0258594B2 JP 56082131 A JP56082131 A JP 56082131A JP 8213181 A JP8213181 A JP 8213181A JP H0258594 B2 JPH0258594 B2 JP H0258594B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- test
- signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積回路のテスト回路に関するもので
ある。
ある。
従来、テスト回路には多くの端子を必要として
いた。第１Ａ図に示す従来例により、従来のテス
ト回路の説明を行う。端子Ｔ１１〜Ｔ１３はテス
ト状態を設定するための端子であり、端子Ｔ１４
はテスト時の入力信号を入力する入力端子であ
る。Rp１１〜Rp１４は、前記端子Ｔ１１〜Ｔ１
４をプルダウンする抵抗である。Ｉ１１〜Ｉ１３
はインバータである。ナンドゲートNA１０〜１
７は、前記端子Ｔ１１〜Ｔ１３の状態により前記
入力端子Ｔ１４の信号を集積回路内の各部へ振り
分けるためのゲートである。Tc１０〜Tc１７は
それぞれナンドゲートNA１０〜NA１７の出力
信号であり前記集積回路の各部のテスト信号とな
る。第１Ｂ図に前記端子Ｔ１１〜Ｔ１３の信号に
より生じるテスト信号を示す。以上のように、前
記集積回路内の８ケ所にテスト信号を送るため
に、テスト状態を設定するための端子が３個、入
力信号を入力するための端子が１個必要であり、
合計４個の端子が必要であつた。
いた。第１Ａ図に示す従来例により、従来のテス
ト回路の説明を行う。端子Ｔ１１〜Ｔ１３はテス
ト状態を設定するための端子であり、端子Ｔ１４
はテスト時の入力信号を入力する入力端子であ
る。Rp１１〜Rp１４は、前記端子Ｔ１１〜Ｔ１
４をプルダウンする抵抗である。Ｉ１１〜Ｉ１３
はインバータである。ナンドゲートNA１０〜１
７は、前記端子Ｔ１１〜Ｔ１３の状態により前記
入力端子Ｔ１４の信号を集積回路内の各部へ振り
分けるためのゲートである。Tc１０〜Tc１７は
それぞれナンドゲートNA１０〜NA１７の出力
信号であり前記集積回路の各部のテスト信号とな
る。第１Ｂ図に前記端子Ｔ１１〜Ｔ１３の信号に
より生じるテスト信号を示す。以上のように、前
記集積回路内の８ケ所にテスト信号を送るため
に、テスト状態を設定するための端子が３個、入
力信号を入力するための端子が１個必要であり、
合計４個の端子が必要であつた。
本発明は上記の欠点を除去するためなされたも
のであり、少ない端子により、より多くのテスト
状態を設定できる回路を提供することを目的とし
たものである。
のであり、少ない端子により、より多くのテスト
状態を設定できる回路を提供することを目的とし
たものである。
本発明の実施例を第２Ａ図および第２Ｂ図に基
づいて説明する。端子Ｔ３１はテスト状態を設定
するための端子であり、Ｔ−タイプフリツプフロ
ツプＦ３１の入力へ接続される。端子Ｔ３２は、
前記端子Ｔ３１と前記フリツプフロツプＦ３１に
よりテスト信号の入力端子、あるいは、集積回路
内の信号の出力端子となる。スイツチSW１は、
前記端子Ｔ３１に接続された信号ａにより制御さ
れ、前記信号ａが“１”のとき導通状態となり、
信号ｂが前記端子３２に出力され、前記信号ａが
“０”のときは、非導通状態となり前記信号ｂは
前記端子Ｔ３２には出力されない。TS１とTS２
は前記集積回路内のテスト時に出力すべき信号で
あり、前記フリツプ・フロツプＦ３１の出力が、
“０”のとき、前記信号TS１が、“１”のときは
前記信号TS２がアンドオアゲートＡ３１を通
り前記信号ｂとなる。ナンドゲートNA３０と
NA３１は、前記端子Ｔ３１が“０”となり、前
記端子Ｔ３２が入力端子として設定されたとき前
記端子３２の入力信号を前記集積回路内の各部へ
テスト信号として振り分けるためのゲートであ
る。TC３０とTC３１は前記ナンドゲートNA３
０と３１の出力信号である。Ｉ３１，３２はイン
バータ。RP３１，３２はそれぞれ前記端子Ｔ３
１，３２のプルダウン抵抗である。第２Ｂ図に前
記端子Ｔ３１とフリツプ・フロツプＦ３１の内容
により、前記端子Ｔ３２が入力端子として機能す
るか、出力端子として機能するか、又、前記端子
Ｔ３２が入力端子として機能した場合の前記集積
回路内に生じるテスト信号、又、前記端子Ｔ３２
が出力端子と機能した場合の出力信号を示す。
づいて説明する。端子Ｔ３１はテスト状態を設定
するための端子であり、Ｔ−タイプフリツプフロ
ツプＦ３１の入力へ接続される。端子Ｔ３２は、
前記端子Ｔ３１と前記フリツプフロツプＦ３１に
よりテスト信号の入力端子、あるいは、集積回路
内の信号の出力端子となる。スイツチSW１は、
前記端子Ｔ３１に接続された信号ａにより制御さ
れ、前記信号ａが“１”のとき導通状態となり、
信号ｂが前記端子３２に出力され、前記信号ａが
“０”のときは、非導通状態となり前記信号ｂは
前記端子Ｔ３２には出力されない。TS１とTS２
は前記集積回路内のテスト時に出力すべき信号で
あり、前記フリツプ・フロツプＦ３１の出力が、
“０”のとき、前記信号TS１が、“１”のときは
前記信号TS２がアンドオアゲートＡ３１を通
り前記信号ｂとなる。ナンドゲートNA３０と
NA３１は、前記端子Ｔ３１が“０”となり、前
記端子Ｔ３２が入力端子として設定されたとき前
記端子３２の入力信号を前記集積回路内の各部へ
テスト信号として振り分けるためのゲートであ
る。TC３０とTC３１は前記ナンドゲートNA３
０と３１の出力信号である。Ｉ３１，３２はイン
バータ。RP３１，３２はそれぞれ前記端子Ｔ３
１，３２のプルダウン抵抗である。第２Ｂ図に前
記端子Ｔ３１とフリツプ・フロツプＦ３１の内容
により、前記端子Ｔ３２が入力端子として機能す
るか、出力端子として機能するか、又、前記端子
Ｔ３２が入力端子として機能した場合の前記集積
回路内に生じるテスト信号、又、前記端子Ｔ３２
が出力端子と機能した場合の出力信号を示す。
以上のように、本発明は、外部から信号を入力
する第１の入力端子への入力信号に応答して記憶
内容が変化するテスト状態記憶回路と、テスト状
態記憶回路の記憶内容に応じてテスト信号を選択
するテスト信号選択回路と、テスト状態記憶回路
の記憶内容に応じて出力信号を選択する出力信号
選択回路と、第１の入力端子に入力される入力信
号に応じて制御されるスイツチ回路を有する構成
とすることにより、少ない入力端子の数で多くの
テスト状態をもつことが可能となる。
する第１の入力端子への入力信号に応答して記憶
内容が変化するテスト状態記憶回路と、テスト状
態記憶回路の記憶内容に応じてテスト信号を選択
するテスト信号選択回路と、テスト状態記憶回路
の記憶内容に応じて出力信号を選択する出力信号
選択回路と、第１の入力端子に入力される入力信
号に応じて制御されるスイツチ回路を有する構成
とすることにより、少ない入力端子の数で多くの
テスト状態をもつことが可能となる。
さらに、上記のスイツチ回路の動作により第２
の入力端子に集積回路内部の出力信号を出力する
ことが可能となるので、１つの端子を入力および
出力と切り換えて使用でき、集積回路の端子数の
削減が可能となり、集積回路の小型化やこれを用
いる機器全体の小型化に結びつくという効果があ
る。
の入力端子に集積回路内部の出力信号を出力する
ことが可能となるので、１つの端子を入力および
出力と切り換えて使用でき、集積回路の端子数の
削減が可能となり、集積回路の小型化やこれを用
いる機器全体の小型化に結びつくという効果があ
る。
第１Ａ図は従来のテスト回路であり、第１Ｂ図
は第１Ａ図回路の入出力関係を示す図である。第
２Ａ図は本発明によるテスト回路の実施例を示す
回路図、第２Ｂ図は本発明によるテスト回路の入
出力関係を示す説明図である。 Ｔ１１〜Ｔ１４，Ｔ３１，Ｔ３２……集積回路
の端子、NA１０〜NA１７，NA３０，NA３１
……ナンドゲート、Ｉ１１〜Ｉ１３，Ｉ３１，Ｉ
３２……インバータ、AO３１……アンドオアゲ
ート、RP１１〜RP１４，RP３１，RP３２……
プルダウン抵抗、Ｆ３１……Ｔ−タイプフリツプ
フロツプ、SW１……半導体スイツチ。
は第１Ａ図回路の入出力関係を示す図である。第
２Ａ図は本発明によるテスト回路の実施例を示す
回路図、第２Ｂ図は本発明によるテスト回路の入
出力関係を示す説明図である。 Ｔ１１〜Ｔ１４，Ｔ３１，Ｔ３２……集積回路
の端子、NA１０〜NA１７，NA３０，NA３１
……ナンドゲート、Ｉ１１〜Ｉ１３，Ｉ３１，Ｉ
３２……インバータ、AO３１……アンドオアゲ
ート、RP１１〜RP１４，RP３１，RP３２……
プルダウン抵抗、Ｆ３１……Ｔ−タイプフリツプ
フロツプ、SW１……半導体スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 外部から信号を入力する複数の入力端子を有
する集積回路のテスト回路において、 前記複数の入力端子のうちの第１の入力端子か
ら順次入力される入力信号に応答して記憶内容が
変化するテスト状態記憶回路と、 前記テスト状態記憶回路の記憶内容に応じてテ
スト信号を選択するテスト信号選択回路と、 前記テスト状態記憶回路の記憶内容に応じて出
力信号を選択する出力信号選択回路と、 前記第１の入力端子に入力される入力信号に応
じて制御されるスイツチ回路を有し、 前記複数の入力端子のうちの第２の入力端子に
集積回路内部の出力信号を出力することを特徴と
する集積回路のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56082131A JPS57197480A (en) | 1981-05-29 | 1981-05-29 | Test circuit for integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56082131A JPS57197480A (en) | 1981-05-29 | 1981-05-29 | Test circuit for integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57197480A JPS57197480A (en) | 1982-12-03 |
| JPH0258594B2 true JPH0258594B2 (ja) | 1990-12-10 |
Family
ID=13765852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56082131A Granted JPS57197480A (en) | 1981-05-29 | 1981-05-29 | Test circuit for integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57197480A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188572A (ja) * | 1983-04-11 | 1984-10-25 | Seiko Epson Corp | 半導体試験回路 |
| JPH0733179Y2 (ja) * | 1985-01-18 | 1995-07-31 | 日本電気株式会社 | デイジタル回路の試験用リセツト回路 |
| KR910006241B1 (ko) * | 1988-12-14 | 1991-08-17 | 삼성전자 주식회사 | 복수 테스트모드 선택회로 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59971B2 (ja) * | 1975-12-05 | 1984-01-10 | 日本電気株式会社 | シユウセキカイロソウチ |
-
1981
- 1981-05-29 JP JP56082131A patent/JPS57197480A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57197480A (en) | 1982-12-03 |
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