JPH0258860B2 - - Google Patents
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- JPH0258860B2 JPH0258860B2 JP56109734A JP10973481A JPH0258860B2 JP H0258860 B2 JPH0258860 B2 JP H0258860B2 JP 56109734 A JP56109734 A JP 56109734A JP 10973481 A JP10973481 A JP 10973481A JP H0258860 B2 JPH0258860 B2 JP H0258860B2
- Authority
- JP
- Japan
- Prior art keywords
- thyristor
- circuit
- switching element
- current
- gate
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/10—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/125—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
- H02M3/135—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Rectifiers (AREA)
- Power Conversion In General (AREA)
Description
【発明の詳細な説明】
本発明は、コンデンサ入力形の整流回路におい
て突入電流制限抵抗と並列に接続される短絡用サ
イリスタのゲートを制御するための回路に関する
ものである。
て突入電流制限抵抗と並列に接続される短絡用サ
イリスタのゲートを制御するための回路に関する
ものである。
コンデンサ入力形の整流平滑回路においては、
電源投入時の突入電流を抑制するために突入電流
制限抵抗が挿入されるが、それだけでは、正常時
にその抵抗で無用の電力損失、発熱が生じるの
で、その抵抗に並列に抵抗短絡用サイリスタが接
続されるような構成が採用されている。
電源投入時の突入電流を抑制するために突入電流
制限抵抗が挿入されるが、それだけでは、正常時
にその抵抗で無用の電力損失、発熱が生じるの
で、その抵抗に並列に抵抗短絡用サイリスタが接
続されるような構成が採用されている。
そのような従来回路の一例を第１図に示す。交
流電源１からの電力はスイツチ２を介して整流ダ
イオードブリツジ３に供給され、平滑コンデンサ
４で平滑化されて、負荷５（例えばスイツチング
レギユレータ回路など）に供給される。符号６で
示す抵抗が突入電流制限抵抗であつて、それに対
して並列にサイリスタ７が接続される。このサイ
リスタ７のゲート制御は、交流電源１からの電力
を補助トランス８、整流ダイオード９ａ，９ｂ、
整流用コンデンサ１０、及び抵抗１１とコンデン
サ１２とからなる遅延積分回路１３を介して作ら
れる信号によつてなされる。なお、符号１４は、
サイリスタのゲート終端抵抗である。
流電源１からの電力はスイツチ２を介して整流ダ
イオードブリツジ３に供給され、平滑コンデンサ
４で平滑化されて、負荷５（例えばスイツチング
レギユレータ回路など）に供給される。符号６で
示す抵抗が突入電流制限抵抗であつて、それに対
して並列にサイリスタ７が接続される。このサイ
リスタ７のゲート制御は、交流電源１からの電力
を補助トランス８、整流ダイオード９ａ，９ｂ、
整流用コンデンサ１０、及び抵抗１１とコンデン
サ１２とからなる遅延積分回路１３を介して作ら
れる信号によつてなされる。なお、符号１４は、
サイリスタのゲート終端抵抗である。
すなわちこの回路は、補助トランス８により電
源投入を検知し時定数回路（遅延積分回路１３）
にてサイリスタ７のゲートを制御し、該サイリス
タ７のターン・オンを遅延させるようになつてい
る。このため、何よりも補助トランス８が必要
で、ゲート制御回路が大型化するし、また常にか
なりの量のサイリスタゲート電流が消費されるた
め、それによる電力損失も無視できない。
源投入を検知し時定数回路（遅延積分回路１３）
にてサイリスタ７のゲートを制御し、該サイリス
タ７のターン・オンを遅延させるようになつてい
る。このため、何よりも補助トランス８が必要
で、ゲート制御回路が大型化するし、また常にか
なりの量のサイリスタゲート電流が消費されるた
め、それによる電力損失も無視できない。
また、負荷がスイツチングレギユレータの場合
は、上記交流補助トランスからではなく、スイツ
チングの主トランスから電源起動の信号を作る場
合もあるが、非常に回路が複雑化するし、上記と
同様の問題点は依然として解決されない。あるい
はまた、平滑コンデンサの部分から起動信号を作
ることも考えられるが、上記のような従来技術を
単に適用したのでは、電圧が高いため遅延積分回
路の時定数が大きくとれないし、更には消費電力
が大きくなるから実用上無理であつた。
は、上記交流補助トランスからではなく、スイツ
チングの主トランスから電源起動の信号を作る場
合もあるが、非常に回路が複雑化するし、上記と
同様の問題点は依然として解決されない。あるい
はまた、平滑コンデンサの部分から起動信号を作
ることも考えられるが、上記のような従来技術を
単に適用したのでは、電圧が高いため遅延積分回
路の時定数が大きくとれないし、更には消費電力
が大きくなるから実用上無理であつた。
本発明の目的は、上記のような従来技術の欠点
を解消し、消費電流低減による高効率化とトラン
ス不要による低廉化を図ることができ、入力電圧
の変動の影響も受けず、またゲートの温度特性に
自動的に追従できるような非常に簡単で経済的な
サイリスタのゲート制御回路を提供することにあ
る。
を解消し、消費電流低減による高効率化とトラン
ス不要による低廉化を図ることができ、入力電圧
の変動の影響も受けず、またゲートの温度特性に
自動的に追従できるような非常に簡単で経済的な
サイリスタのゲート制御回路を提供することにあ
る。
このような目的を達成するため、本発明のサイ
リスタ制御回路は、コンデンサ入力型の整流平滑
回路に直列に接続された突入電流制限抵抗に並列
に接続される短絡用サイリスタを制御する回路で
あつて、前記短絡用サイリスタのアノードとゲー
ト間に入・出力端子が接続されたスイツチング素
子と、前記整流平滑回路と前記スイツチング素子
の制御端子との間に直列に接続された抵抗と、前
記スイツチング素子の制御端子と出力端子の間に
並列に接続されたコンデンサからなり、前記スイ
ツチング素子を前記整流平滑回路の電源投入後に
遅延させてオンする遅延積分回路とを備え、前記
短絡用サイリスタがターン・オンしていないとき
の前記突入電流制限抵抗の電圧降下により前記ス
イツチング素子を介して前記短絡用サイリスタの
ゲート電流を供給し、この短絡用サイリスタをタ
ーン・オンさせることを要旨とするものである。
そして、抵抗短絡用サイリスタのゲートとアノー
ド間にスイツチング素子を挿入することにより制
御電流が微少でよく、このためメインラインの平
滑コンデンサから起動信号を作ることができ、前
記サイリスタのゲートターン・オン電流を自らの
アノード側から供給することができる。上記のス
イツチング素子としては、サイリスタやトランジ
スタ等を用いれば良い。
リスタ制御回路は、コンデンサ入力型の整流平滑
回路に直列に接続された突入電流制限抵抗に並列
に接続される短絡用サイリスタを制御する回路で
あつて、前記短絡用サイリスタのアノードとゲー
ト間に入・出力端子が接続されたスイツチング素
子と、前記整流平滑回路と前記スイツチング素子
の制御端子との間に直列に接続された抵抗と、前
記スイツチング素子の制御端子と出力端子の間に
並列に接続されたコンデンサからなり、前記スイ
ツチング素子を前記整流平滑回路の電源投入後に
遅延させてオンする遅延積分回路とを備え、前記
短絡用サイリスタがターン・オンしていないとき
の前記突入電流制限抵抗の電圧降下により前記ス
イツチング素子を介して前記短絡用サイリスタの
ゲート電流を供給し、この短絡用サイリスタをタ
ーン・オンさせることを要旨とするものである。
そして、抵抗短絡用サイリスタのゲートとアノー
ド間にスイツチング素子を挿入することにより制
御電流が微少でよく、このためメインラインの平
滑コンデンサから起動信号を作ることができ、前
記サイリスタのゲートターン・オン電流を自らの
アノード側から供給することができる。上記のス
イツチング素子としては、サイリスタやトランジ
スタ等を用いれば良い。
以下、図面に基づき本発明について詳述する。
第２図は本発明の一実施例を示す回路図であり、
ゲート制御回路以外は第１図に示すものと同じも
のを採用し、同一符号を付してある。すなわち、
交流電源１からの電力はスイツチ２を介して整流
ダイオードブリツジ３に供給され、平滑コンデン
サ４で平滑化されて、負荷５に供給される。この
ようなコンデンサ入力型整流平滑回路には、突入
電流制限抵抗６が直列に接続され、またこの突入
電流制限抵抗６に並列に抵抗短絡用の主サイリス
タ７が接続される。
第２図は本発明の一実施例を示す回路図であり、
ゲート制御回路以外は第１図に示すものと同じも
のを採用し、同一符号を付してある。すなわち、
交流電源１からの電力はスイツチ２を介して整流
ダイオードブリツジ３に供給され、平滑コンデン
サ４で平滑化されて、負荷５に供給される。この
ようなコンデンサ入力型整流平滑回路には、突入
電流制限抵抗６が直列に接続され、またこの突入
電流制限抵抗６に並列に抵抗短絡用の主サイリス
タ７が接続される。
主サイリスタ７のアノードとゲード間にはスイ
ツチング素子である副サイリスタ２０の入・出力
端子、即ちアノード・カソードが接続されてい
る。またこの整流平滑回路と副サイリスタ２０の
制御端子、即ちゲートとの間には抵抗２１が直列
に接続され、一方副サイリスタ２０のゲートとカ
ソードとの間にはコンデンサ２２が並列に接続さ
れている。そして、これら抵抗２１とコンデンサ
２２とで構成される遅延積分回路２３によつて平
滑コンデンサ４から起動信号が作られるようにな
つている。なお、符号２４，２５に示されている
抵抗は、それぞれ主サイリスタ７及び副サイリス
タ２０のゲート終端抵抗である。
ツチング素子である副サイリスタ２０の入・出力
端子、即ちアノード・カソードが接続されてい
る。またこの整流平滑回路と副サイリスタ２０の
制御端子、即ちゲートとの間には抵抗２１が直列
に接続され、一方副サイリスタ２０のゲートとカ
ソードとの間にはコンデンサ２２が並列に接続さ
れている。そして、これら抵抗２１とコンデンサ
２２とで構成される遅延積分回路２３によつて平
滑コンデンサ４から起動信号が作られるようにな
つている。なお、符号２４，２５に示されている
抵抗は、それぞれ主サイリスタ７及び副サイリス
タ２０のゲート終端抵抗である。
この回路は次のように動作する。電源投入がス
イツチ２をオンすることによつて開始されると、
交流電力は整流ダイオードブリツジ３により整流
され、平滑コンデンサ４に電荷が蓄積される。そ
の間のラツシユ電流（突入電流）は、突入電流制
限抵抗６により制限される。この突入電流制限抵
抗６の抵抗値は、使用条件や平滑コンデンサの容
量等にもよるが、例えば通常4.7Ωといつた値が
選ばれる。抵抗２１とコンデンサ２２からなる遅
延積分回路２３により、それらの時定数で平滑コ
ンデンサ４を充電するに必要な時間遅らされた
後、副サイリスタ２０のゲートにゲート電流が供
給され、該副サイリスタ２０をターン・オンさせ
る。そのとき、平滑コンデンサ４の僅かな充電電
流及び負荷５に流れる電流によつて発生する突入
電流制限抵抗６の電圧降下によつて副サイリスタ
２０のアノード電流が流れる。前記のように、副
サイリスタ２０のカソードが主サイリスタ７のゲ
ートに接続されているため、主サイリスタ７のゲ
ートはターン・オンする。それと同時に、突入電
流制限抵抗６を流れていた電流の大部分は主サイ
リスタ７のアノード電流となり、突入電流制限抵
抗６の両端は短絡されたと同様の状態となる。こ
れによつて副サイリスタ２０のアノード電流すな
わち主サイリスタ７のゲート電流は減少するが、
主サイリスタ７のアノード電流が該サイリスタの
保持電流以下になるまでのターン・オン状態が維
持される。このような作用から、いつたん電源投
入した後は、サイリスタのゲートターン・オン電
流とサイリスタの保持電流とで決まる負荷電流の
値により自動的にオン・オフを繰返すことにな
る。すなわち、軽負荷時（サイリスタの保持電流
以下になると）、サイリスタは再びオフ状態にな
るが、この時の抵抗６の消費電流は少なく、また
重負荷に移行すると主サイリスタ７がターン・オ
ンするに充分なゲート電流が流れ、再び主サイリ
スタ７はオンとなる。例えば、一般的には主サイ
リスタ７のゲート電流としては35〜36ｍＡ程度は
必要であるが、本実施例のようなサイリスタ２段
構成とすると、副サイリスタ２０のゲート電流は
0.5ｍＡ程度で充分である。前述の如く、35ｍＡ
程度の主サイリスタ７のゲート電流は抵抗６の電
圧降下によつて供給されるから、実質的にはこの
サイリスタを制御するために必要な電流は0.5ｍ
Ａ程度ということになり、省電力化が可能である
し、平滑コンデンサ４から起動信号を得ることも
可能となるのである。
イツチ２をオンすることによつて開始されると、
交流電力は整流ダイオードブリツジ３により整流
され、平滑コンデンサ４に電荷が蓄積される。そ
の間のラツシユ電流（突入電流）は、突入電流制
限抵抗６により制限される。この突入電流制限抵
抗６の抵抗値は、使用条件や平滑コンデンサの容
量等にもよるが、例えば通常4.7Ωといつた値が
選ばれる。抵抗２１とコンデンサ２２からなる遅
延積分回路２３により、それらの時定数で平滑コ
ンデンサ４を充電するに必要な時間遅らされた
後、副サイリスタ２０のゲートにゲート電流が供
給され、該副サイリスタ２０をターン・オンさせ
る。そのとき、平滑コンデンサ４の僅かな充電電
流及び負荷５に流れる電流によつて発生する突入
電流制限抵抗６の電圧降下によつて副サイリスタ
２０のアノード電流が流れる。前記のように、副
サイリスタ２０のカソードが主サイリスタ７のゲ
ートに接続されているため、主サイリスタ７のゲ
ートはターン・オンする。それと同時に、突入電
流制限抵抗６を流れていた電流の大部分は主サイ
リスタ７のアノード電流となり、突入電流制限抵
抗６の両端は短絡されたと同様の状態となる。こ
れによつて副サイリスタ２０のアノード電流すな
わち主サイリスタ７のゲート電流は減少するが、
主サイリスタ７のアノード電流が該サイリスタの
保持電流以下になるまでのターン・オン状態が維
持される。このような作用から、いつたん電源投
入した後は、サイリスタのゲートターン・オン電
流とサイリスタの保持電流とで決まる負荷電流の
値により自動的にオン・オフを繰返すことにな
る。すなわち、軽負荷時（サイリスタの保持電流
以下になると）、サイリスタは再びオフ状態にな
るが、この時の抵抗６の消費電流は少なく、また
重負荷に移行すると主サイリスタ７がターン・オ
ンするに充分なゲート電流が流れ、再び主サイリ
スタ７はオンとなる。例えば、一般的には主サイ
リスタ７のゲート電流としては35〜36ｍＡ程度は
必要であるが、本実施例のようなサイリスタ２段
構成とすると、副サイリスタ２０のゲート電流は
0.5ｍＡ程度で充分である。前述の如く、35ｍＡ
程度の主サイリスタ７のゲート電流は抵抗６の電
圧降下によつて供給されるから、実質的にはこの
サイリスタを制御するために必要な電流は0.5ｍ
Ａ程度ということになり、省電力化が可能である
し、平滑コンデンサ４から起動信号を得ることも
可能となるのである。
図示していないが、主サイリスタ７のゲートの
終端抵抗２４と並列にノイズサプレツサ用のコン
デンサを挿入すると、細いパルスノイズによつて
サイリスタがターン・オンするのをより完全に抑
えることができる。また、副サイリスタ２０のア
ノード側にアノード電流の制限抵抗と逆流阻止ダ
イオードとの直列回路を挿入するのが好ましい。
ダイオードが無いと、軽負荷時に、ゲート電流が
アノード側に流れるが、素子にはこの電流に関す
る保障はなされておらず、ダイオードを挿入する
ことによつてゲート電流のアノード側への流れ込
みを阻止できるからである。
終端抵抗２４と並列にノイズサプレツサ用のコン
デンサを挿入すると、細いパルスノイズによつて
サイリスタがターン・オンするのをより完全に抑
えることができる。また、副サイリスタ２０のア
ノード側にアノード電流の制限抵抗と逆流阻止ダ
イオードとの直列回路を挿入するのが好ましい。
ダイオードが無いと、軽負荷時に、ゲート電流が
アノード側に流れるが、素子にはこの電流に関す
る保障はなされておらず、ダイオードを挿入する
ことによつてゲート電流のアノード側への流れ込
みを阻止できるからである。
主サイリスタ７を駆動するスイツチング素子と
しては、第３図に示すようにトランジスタ２０′
を用いることも可能である。なぜならば、主サイ
リスタ７は、いつたんターン・オンした後は、そ
の保持電流以上のアノード電流が流れてさえいれ
ば、ゲート電流が無くなつてもターン・オンしつ
づけるからである。
しては、第３図に示すようにトランジスタ２０′
を用いることも可能である。なぜならば、主サイ
リスタ７は、いつたんターン・オンした後は、そ
の保持電流以上のアノード電流が流れてさえいれ
ば、ゲート電流が無くなつてもターン・オンしつ
づけるからである。
以上、本発明の好ましい実施例について説明し
たが、本発明を具体化する際には、本発明の範囲
内で様々な変更が可能であること言うまでもな
い。
たが、本発明を具体化する際には、本発明の範囲
内で様々な変更が可能であること言うまでもな
い。
本発明は上記のように構成したサイリスタ制御
回路であるから、消費電流が低減され高効率とな
るし、トランスが不要となるため装置の小型化、
簡素化、低廉化を図ることができるし、入力電圧
の変動やサイリスタの温度特性の影響を受けるこ
となく確実にサイリスタのゲート制御が可能であ
るなど数々のすぐれた効果を有するものである。
回路であるから、消費電流が低減され高効率とな
るし、トランスが不要となるため装置の小型化、
簡素化、低廉化を図ることができるし、入力電圧
の変動やサイリスタの温度特性の影響を受けるこ
となく確実にサイリスタのゲート制御が可能であ
るなど数々のすぐれた効果を有するものである。
第１図は従来技術を示す回路図、第２図は本発
明の一実施例を示す回路図、第３図は本発明の他
の実施例の要部説明図である。 １……交流電源、２……スイツチ、３……整流
ダイオードブリツジ、４……平滑コンデンサ、５
……負荷、６……突入電流制限抵抗、７……主サ
イリスタ、２０……副サイリスタ、２０′……ト
ランジスタ、２３……遅延積分回路。
明の一実施例を示す回路図、第３図は本発明の他
の実施例の要部説明図である。 １……交流電源、２……スイツチ、３……整流
ダイオードブリツジ、４……平滑コンデンサ、５
……負荷、６……突入電流制限抵抗、７……主サ
イリスタ、２０……副サイリスタ、２０′……ト
ランジスタ、２３……遅延積分回路。
Claims (1)
- 【特許請求の範囲】 １ コンデンサ入力型の整流平滑回路に直列に接
続された突入電流制限抵抗に並列に接続される短
絡用サイリスタを制御する回路であつて、 前記短絡用サイリスタのアノードとゲート間に
入・出力端子が接続されたスイツチング素子と、 前記整流平滑回路と前記スイツチング素子の制
御端子との間に直列に接続された抵抗と、前記ス
イツチング素子の制御端子と出力端子の間に並列
に接続されたコンデンサからなり、前記スイツチ
ング素子を前記整流平滑回路の電源投入後に遅延
させてオンする遅延積分回路とを備え、 前記短絡用サイリスタがターン・オンしていな
いときの前記突入電流制限抵抗の電圧降下により
前記スイツチング素子を介して前記短絡用サイリ
スタのゲート電流を供給し、前記短絡用サイリス
タをターン・オンさせることを特徴とする突入電
流制限回路におけるサイリスタ制御回路。 ２ 前記スイツチング素子がサイリスタまたはト
ランジスタであることを特徴とする特許請求の範
囲第１項記載のサイリスタ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10973481A JPS5812571A (ja) | 1981-07-14 | 1981-07-14 | 突入電流制限回路におけるサイリスタ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10973481A JPS5812571A (ja) | 1981-07-14 | 1981-07-14 | 突入電流制限回路におけるサイリスタ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812571A JPS5812571A (ja) | 1983-01-24 |
| JPH0258860B2 true JPH0258860B2 (ja) | 1990-12-10 |
Family
ID=14517882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10973481A Granted JPS5812571A (ja) | 1981-07-14 | 1981-07-14 | 突入電流制限回路におけるサイリスタ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812571A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4977423A (en) * | 1988-02-08 | 1990-12-11 | Minolta Camera Kabushiki Kaisha | Exposure calculating apparatus |
| US5162835A (en) * | 1988-02-08 | 1992-11-10 | Minolta Camera Kabushiki Kaisha | Exposure calculating apparatus |
| US5214465A (en) * | 1988-02-08 | 1993-05-25 | Minolta Camera Kabushiki Kaisha | Exposure calculating apparatus |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5220664B2 (ja) * | 1973-09-26 | 1977-06-04 |
-
1981
- 1981-07-14 JP JP10973481A patent/JPS5812571A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5812571A (ja) | 1983-01-24 |
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