JPH0328062B2 - - Google Patents
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- JPH0328062B2 JPH0328062B2 JP60176752A JP17675285A JPH0328062B2 JP H0328062 B2 JPH0328062 B2 JP H0328062B2 JP 60176752 A JP60176752 A JP 60176752A JP 17675285 A JP17675285 A JP 17675285A JP H0328062 B2 JPH0328062 B2 JP H0328062B2
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- JP
- Japan
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- compound semiconductor
- drain
- field effect
- gate
- source
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Description
本発明は−族の化合物半導体装置、特にそ
のチヤネル領域に於いてソース側とドレイン側の
キヤリア濃度を圧電分極効果によつて変化させた
化合物半導電界効果トランジスタに関する。 マイクロエレクトロニクスは現代産業進展の基
盤となり、また社会生活に大きい影響を与えてい
る。現在このマイクロエレクトロニクスの主役は
シリコン（Si）半導体装置であつて、トランジス
タ素子の微細化によつて高速化と集積度の増大に
大きい効果をあげている。 更にシリコンの物性に基づく限界を超える動作
速度の向上などを実現するために、キヤリアの移
動度がシリコンより遥かに大きい砒化ガリウム
（GaAs）などの化合物半導体を用いる半導体装
置が開発されている。 化合物半導体を用いるトランジスタとしては、
その製造工程が簡単であるなどの理由によつて電
界効果トランジスタ、特にシヨツトキバリア形電
界効果トランジスタの開発が先行しているが、そ
の利点を十分に発揮した集積回路装置の実用化へ
の努力が重ねられている。 〔従来の技術〕 シヨツトキバリア形電界効果トランジスタ（以
下MESFETと略称する）は現在化合物半導体、
特にGaAsを半導体材料とする例が多いが、その
構造の一例を第１図の模式側断面図に示す。 図に示す従来例においては、半絶縁性GaAs基
板１１に、例えばイオン注入法によつて或いは不
純物をドープしたGaAsエピタキシヤル成長層に
よつて、ｎ形チヤネル層１２が形成され、このｎ
形チヤネル層１２上にシヨツトキ接触するゲート
電極１３が配設される。 このゲート電極１３をマスクとするイオン注入
法によつて不純物が導入されて、ｎ形チヤネル層
１２より高不純物濃度のn+ソース及びドレイン
領域１４が形成され、絶縁膜１５が被着されて、
n+形ソース及びドレイン領域１４にオーミツク
接触するソース及びドレイン電極１６が配設され
る。 前記従来例では高速化のために、先に述べた如
く基板１１の材料にGaAsを用いて、その電子移
動度μをSiの1500cm3／Vsec程度から400cm3／Vsec
程度に高めている。 また構造についても高速化、高集積化のために
MES FET素子の微細化、ゲート長の短縮が進め
られている。しかしながらゲート長の短縮に伴つ
て、ゲート閾値電圧Vth及びＫ値等の特性の期待
される値からの変動幅が次第に大きくなり、かつ
この変動はGaAs半導体基体の晶帯軸に対するゲ
ートの方向によつて異なる。この所謂シヨートチ
ヤネル効果の原因として、ソース及びドレイン領
域１４に導入された高濃度の不純物のチヤネル層
１２への侵入と、主として絶縁膜１５によつて化
合物半導体基体に生ずる圧電分極効果が注目され
ている。 圧電分極とは、例えばGaAsMES FETのゲー
ト電極１３、絶縁膜１５などが半導体基体に及ぼ
す応力によつて、基体結晶を構成するGa、As原
子が変位して第２図に例示する如き分極電荷分布
を生ずるもので、ゲート閾値電圧の変動は分極電
荷によりチヤネル層１２におけるキヤリアの分布
が変化してシヨツトキ空乏層が伸縮することによ
る。 （例えばP.M.Asbeck et al.；IEEE Transa−
ctionson Electron Devices、Vol.ED−31、No.
100ct.1984参照） これは−族等の化合物半導体においては、
その結晶が非対象故に生じるものである。 更に半導体装置の高速化には、キヤリアのドリ
フト速度ｖ＝μE（μはキヤリアの移動度、Ｅは電
界強度）を増大するために電界強度Ｅを大きくす
ることが当然に有効であるが、前記従来例のソー
ス・ドレイン間電圧等は消費電力、耐電圧などに
より制限され、従来知られている局部的に電界を
形成する手段は何れも煩雑であり、微細化された
高集積度の電界効果トランジスタ素子に実施する
に適しない。 〔発明が解決しようとする問題点〕 以上説明した如く半導体装置の高速化が進めら
れているが、化合物半導体装置に対する期待に十
分に応えるために、微細化された高集積度の電界
効果トランジスタ素子のチヤネル領域のキヤリア
のドリフト速度を増大する電界を局部的に形成す
る手段が要望されている。 〔問題点を解決するための手段〕 前記問題点は、（110）面の−族の化合物半
導体を用い、ドレイン電流を〔001〕軸方向に流
す様にゲート電極を形成し、この化合物半導体基
板上に絶縁膜を被覆すると、ゲート電極の両側で
圧電分極の極性が異なる事、言い換えればチヤネ
ル内のキヤリア濃度がソース側とドレイン側で異
なる事を利用する本発明により解決される。 ドレイン電極が〔001〕軸方向に流れるように
するためにはゲート電極のゲート幅方向を〔１１
０〕方向に配置すれば良いのである。 〔作用〕 本発明者等は圧電分極効果について、−族
の化合物半導体基体に生ずる応力と絶縁膜の材料
及び厚さ、半導体基体の結晶面、晶帯軸とこの応
力による圧電分極の状態などの相関関係を研究
し、GaAs単結晶の（110）面のゲート幅方向が
〔１１０〕方向ではゲート電極の両側、すなわち
ソース側とドレイン側で圧電分極の極性が異なる
ことを見い出し下記の結果を得ている。
のチヤネル領域に於いてソース側とドレイン側の
キヤリア濃度を圧電分極効果によつて変化させた
化合物半導電界効果トランジスタに関する。 マイクロエレクトロニクスは現代産業進展の基
盤となり、また社会生活に大きい影響を与えてい
る。現在このマイクロエレクトロニクスの主役は
シリコン（Si）半導体装置であつて、トランジス
タ素子の微細化によつて高速化と集積度の増大に
大きい効果をあげている。 更にシリコンの物性に基づく限界を超える動作
速度の向上などを実現するために、キヤリアの移
動度がシリコンより遥かに大きい砒化ガリウム
（GaAs）などの化合物半導体を用いる半導体装
置が開発されている。 化合物半導体を用いるトランジスタとしては、
その製造工程が簡単であるなどの理由によつて電
界効果トランジスタ、特にシヨツトキバリア形電
界効果トランジスタの開発が先行しているが、そ
の利点を十分に発揮した集積回路装置の実用化へ
の努力が重ねられている。 〔従来の技術〕 シヨツトキバリア形電界効果トランジスタ（以
下MESFETと略称する）は現在化合物半導体、
特にGaAsを半導体材料とする例が多いが、その
構造の一例を第１図の模式側断面図に示す。 図に示す従来例においては、半絶縁性GaAs基
板１１に、例えばイオン注入法によつて或いは不
純物をドープしたGaAsエピタキシヤル成長層に
よつて、ｎ形チヤネル層１２が形成され、このｎ
形チヤネル層１２上にシヨツトキ接触するゲート
電極１３が配設される。 このゲート電極１３をマスクとするイオン注入
法によつて不純物が導入されて、ｎ形チヤネル層
１２より高不純物濃度のn+ソース及びドレイン
領域１４が形成され、絶縁膜１５が被着されて、
n+形ソース及びドレイン領域１４にオーミツク
接触するソース及びドレイン電極１６が配設され
る。 前記従来例では高速化のために、先に述べた如
く基板１１の材料にGaAsを用いて、その電子移
動度μをSiの1500cm3／Vsec程度から400cm3／Vsec
程度に高めている。 また構造についても高速化、高集積化のために
MES FET素子の微細化、ゲート長の短縮が進め
られている。しかしながらゲート長の短縮に伴つ
て、ゲート閾値電圧Vth及びＫ値等の特性の期待
される値からの変動幅が次第に大きくなり、かつ
この変動はGaAs半導体基体の晶帯軸に対するゲ
ートの方向によつて異なる。この所謂シヨートチ
ヤネル効果の原因として、ソース及びドレイン領
域１４に導入された高濃度の不純物のチヤネル層
１２への侵入と、主として絶縁膜１５によつて化
合物半導体基体に生ずる圧電分極効果が注目され
ている。 圧電分極とは、例えばGaAsMES FETのゲー
ト電極１３、絶縁膜１５などが半導体基体に及ぼ
す応力によつて、基体結晶を構成するGa、As原
子が変位して第２図に例示する如き分極電荷分布
を生ずるもので、ゲート閾値電圧の変動は分極電
荷によりチヤネル層１２におけるキヤリアの分布
が変化してシヨツトキ空乏層が伸縮することによ
る。 （例えばP.M.Asbeck et al.；IEEE Transa−
ctionson Electron Devices、Vol.ED−31、No.
100ct.1984参照） これは−族等の化合物半導体においては、
その結晶が非対象故に生じるものである。 更に半導体装置の高速化には、キヤリアのドリ
フト速度ｖ＝μE（μはキヤリアの移動度、Ｅは電
界強度）を増大するために電界強度Ｅを大きくす
ることが当然に有効であるが、前記従来例のソー
ス・ドレイン間電圧等は消費電力、耐電圧などに
より制限され、従来知られている局部的に電界を
形成する手段は何れも煩雑であり、微細化された
高集積度の電界効果トランジスタ素子に実施する
に適しない。 〔発明が解決しようとする問題点〕 以上説明した如く半導体装置の高速化が進めら
れているが、化合物半導体装置に対する期待に十
分に応えるために、微細化された高集積度の電界
効果トランジスタ素子のチヤネル領域のキヤリア
のドリフト速度を増大する電界を局部的に形成す
る手段が要望されている。 〔問題点を解決するための手段〕 前記問題点は、（110）面の−族の化合物半
導体を用い、ドレイン電流を〔001〕軸方向に流
す様にゲート電極を形成し、この化合物半導体基
板上に絶縁膜を被覆すると、ゲート電極の両側で
圧電分極の極性が異なる事、言い換えればチヤネ
ル内のキヤリア濃度がソース側とドレイン側で異
なる事を利用する本発明により解決される。 ドレイン電極が〔001〕軸方向に流れるように
するためにはゲート電極のゲート幅方向を〔１１
０〕方向に配置すれば良いのである。 〔作用〕 本発明者等は圧電分極効果について、−族
の化合物半導体基体に生ずる応力と絶縁膜の材料
及び厚さ、半導体基体の結晶面、晶帯軸とこの応
力による圧電分極の状態などの相関関係を研究
し、GaAs単結晶の（110）面のゲート幅方向が
〔１１０〕方向ではゲート電極の両側、すなわち
ソース側とドレイン側で圧電分極の極性が異なる
ことを見い出し下記の結果を得ている。
【表】
以下本発明を実施例により具体的に説明する。
第４図はGaAsMES FETにかかる本発明の一
実施例を示す模式側断面図である。 本実施例では、半絶縁性GaAs基板１の（110）
面に、例えSiをエネルギー59keVで、ドーズ量
0.9×1012cm-2程度にイオン注入し、活性化熱処理
を行つて不純物濃度が５〜６×1016cm-3程度のｎ
形チヤネル層２を設けている。 このGaAs基板１面上にゲート電極３を、例え
ばゲート幅方向を〔１１０〕方向としゲート長を
約1μｍに、タングステンシリサイド（WsSi3）等
を用いて形成する。 ゲート電極３をマスクとして、基板１に例えば
Siをエネルギー175keVで、ドーズ量1.7×1013cm
-2程度にイオン注入して活性化熱処理を行い、不
純物濃度が１×1018cm-3程度のn+形ソース、ドレ
イン領域４Ｓ，４Ｄを形成する。 例えばプラズマ化学気相成長方法（Ｐ−CVD
法）により、半絶縁性GaAs基板上にSiO2膜５を
厚さ例えば1200nｍ程度被覆する。この後、ソー
ス・ドレイン電極形成の為のSiO2膜５の窓開け
を行なう。 n+形ソース、ドレイン領域４Ｓ，４Ｄ上に、
例えば金ゲルマニウム／金（AuGe／Au）など
を用いてソース電極６、ドレイン電極７を形成す
る。このソース電極６又はドレイン電極７と、ゲ
ート電極３との間の間隔は例えば2μｍ程度であ
る。 本実施例では、チヤネル領域のソース側にプラ
ス、ドレイン側にマイナスの電荷が前記の圧電分
極によつて現れ、この電荷分布による電界（第５
図のqVbi）によりキヤリアである電子が加速さ
れる。 第６図ａ，ｂは、本発明で作成したMES FET
と従来法（圧電分極電荷の利用なし）で作成した
MES FETのＫ値（gnに対応；大きい方が良
い）、γ値（ドレインコンダクタンスに対応；小
さい方が良い）の比較を行つた結果である。この
結果から、本発明が電界効果トランジスタの特性
改善に有効であることが一目瞭然である。 上述の様にキヤリアである電子のドリフト速度
が増大して、動作速度が高くなり、また伝達コン
ダクタンスgmの増大ドレインコンダクタンスの
改善などの効果が得られる。 なお以上の説明はGaAsMES FETを対象とし
ているが、他の−族化合物半導体材料を用
い、或いは接合形、MIS形及びヘテロ接合を用い
た（例えば、HEMT等）電界効果トランジスタ
についても、本発明の方法により同様の効果が得
られる。 〔発明の効果〕 以上説明した如く本発明によれば、−族の
化合物半導体電界効果トランジスタのチヤネルに
おけるキヤリアのドリフト速度を増大して、高速
化、gmの増大ドレインコンダクタンスの改善な
どの効果が得られる。 これにより電界効果トランジスタの特性が改善
され、化合物半導体集積回路装置の実用化に大き
い効果が得られる。 なお本発明は広い概念において電界効果トラン
ジスタであれば適用できる。従つてシヨツトキゲ
ート型のFET、HEMT、MIS、接合型のFETに
適用可能である。
実施例を示す模式側断面図である。 本実施例では、半絶縁性GaAs基板１の（110）
面に、例えSiをエネルギー59keVで、ドーズ量
0.9×1012cm-2程度にイオン注入し、活性化熱処理
を行つて不純物濃度が５〜６×1016cm-3程度のｎ
形チヤネル層２を設けている。 このGaAs基板１面上にゲート電極３を、例え
ばゲート幅方向を〔１１０〕方向としゲート長を
約1μｍに、タングステンシリサイド（WsSi3）等
を用いて形成する。 ゲート電極３をマスクとして、基板１に例えば
Siをエネルギー175keVで、ドーズ量1.7×1013cm
-2程度にイオン注入して活性化熱処理を行い、不
純物濃度が１×1018cm-3程度のn+形ソース、ドレ
イン領域４Ｓ，４Ｄを形成する。 例えばプラズマ化学気相成長方法（Ｐ−CVD
法）により、半絶縁性GaAs基板上にSiO2膜５を
厚さ例えば1200nｍ程度被覆する。この後、ソー
ス・ドレイン電極形成の為のSiO2膜５の窓開け
を行なう。 n+形ソース、ドレイン領域４Ｓ，４Ｄ上に、
例えば金ゲルマニウム／金（AuGe／Au）など
を用いてソース電極６、ドレイン電極７を形成す
る。このソース電極６又はドレイン電極７と、ゲ
ート電極３との間の間隔は例えば2μｍ程度であ
る。 本実施例では、チヤネル領域のソース側にプラ
ス、ドレイン側にマイナスの電荷が前記の圧電分
極によつて現れ、この電荷分布による電界（第５
図のqVbi）によりキヤリアである電子が加速さ
れる。 第６図ａ，ｂは、本発明で作成したMES FET
と従来法（圧電分極電荷の利用なし）で作成した
MES FETのＫ値（gnに対応；大きい方が良
い）、γ値（ドレインコンダクタンスに対応；小
さい方が良い）の比較を行つた結果である。この
結果から、本発明が電界効果トランジスタの特性
改善に有効であることが一目瞭然である。 上述の様にキヤリアである電子のドリフト速度
が増大して、動作速度が高くなり、また伝達コン
ダクタンスgmの増大ドレインコンダクタンスの
改善などの効果が得られる。 なお以上の説明はGaAsMES FETを対象とし
ているが、他の−族化合物半導体材料を用
い、或いは接合形、MIS形及びヘテロ接合を用い
た（例えば、HEMT等）電界効果トランジスタ
についても、本発明の方法により同様の効果が得
られる。 〔発明の効果〕 以上説明した如く本発明によれば、−族の
化合物半導体電界効果トランジスタのチヤネルに
おけるキヤリアのドリフト速度を増大して、高速
化、gmの増大ドレインコンダクタンスの改善な
どの効果が得られる。 これにより電界効果トランジスタの特性が改善
され、化合物半導体集積回路装置の実用化に大き
い効果が得られる。 なお本発明は広い概念において電界効果トラン
ジスタであれば適用できる。従つてシヨツトキゲ
ート型のFET、HEMT、MIS、接合型のFETに
適用可能である。
第１図は従来の一般的な電界効果型トランジス
タの断面図、第２図は従来の電界効果型トランジ
スタの場合の圧電分極電荷の分布の例を示す断面
図、第３図は本発明に係る電界効果型トランジス
タの圧電分極電荷の分布の例を示す断面図、第４
図は本発明に係る電界効果型トランジスタの構造
断面図、第５図はエネルギバンド図、第６図ａ，
ｂは本発明と従来例の電界効果型トランジスタの
Ｋ値とγ値の比較を示すグラフ図である。 図中、１３，３……ゲート、１５，５……絶縁
膜、６……ソース電極、７……ドレイン電極。
タの断面図、第２図は従来の電界効果型トランジ
スタの場合の圧電分極電荷の分布の例を示す断面
図、第３図は本発明に係る電界効果型トランジス
タの圧電分極電荷の分布の例を示す断面図、第４
図は本発明に係る電界効果型トランジスタの構造
断面図、第５図はエネルギバンド図、第６図ａ，
ｂは本発明と従来例の電界効果型トランジスタの
Ｋ値とγ値の比較を示すグラフ図である。 図中、１３，３……ゲート、１５，５……絶縁
膜、６……ソース電極、７……ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １ 表面の結晶面方位を（110）面とする−
族化合物半導体層と、 前記化合物半導体層上に設けられ、ドレイン電
流を〔001〕軸方向に流す様に配置されたソース
電極およびドレイン電極と、 前記ソース電極とドレイン電極との間の前記化
合物半導体層上に形成されたゲート電極と、 前記化合物半導体層上に設けられた絶縁膜とを
有することを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176752A JPS6236874A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置 |
| KR1019850007310A KR900000584B1 (ko) | 1984-07-11 | 1985-10-04 | 반도체 집적회로 장치 |
| EP85307129A EP0178133B1 (en) | 1984-10-08 | 1985-10-04 | Semiconductor integrated circuit device |
| DE8585307129T DE3581159D1 (de) | 1984-10-08 | 1985-10-04 | Halbleiteranordnung mit integrierter schaltung. |
| US07/158,043 US4791471A (en) | 1984-10-08 | 1988-02-16 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176752A JPS6236874A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6236874A JPS6236874A (ja) | 1987-02-17 |
| JPH0328062B2 true JPH0328062B2 (ja) | 1991-04-17 |
Family
ID=16019185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176752A Granted JPS6236874A (ja) | 1984-07-11 | 1985-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236874A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135082A (en) * | 1980-03-26 | 1981-10-22 | Toshiba Corp | Thermal head for recording two-dimensional pattern |
| JPH01273359A (ja) * | 1988-04-26 | 1989-11-01 | Nec Corp | 半導体集積回路 |
| JP3119198B2 (ja) * | 1997-05-28 | 2000-12-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP5237232B2 (ja) * | 2009-09-25 | 2013-07-17 | 独立行政法人科学技術振興機構 | 電子スピン共鳴生成装置および電子スピン共鳴の生成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979577A (ja) * | 1982-10-29 | 1984-05-08 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS60177679A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-08-09 JP JP60176752A patent/JPS6236874A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6236874A (ja) | 1987-02-17 |
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