JPS5961166A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5961166A JPS5961166A JP57172013A JP17201382A JPS5961166A JP S5961166 A JPS5961166 A JP S5961166A JP 57172013 A JP57172013 A JP 57172013A JP 17201382 A JP17201382 A JP 17201382A JP S5961166 A JPS5961166 A JP S5961166A
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- Japan
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- type
- semiconductor
- semiconductor device
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、エンハンスメント・モード型素子及びディプ
レノンヨン・モード型素子を有する所謂ＩＥ／Ｄ構成の
半導体装置を製造する方法の改良に関する。
レノンヨン・モード型素子を有する所謂ＩＥ／Ｄ構成の
半導体装置を製造する方法の改良に関する。
従来技術と問題点
従来、既知であるように、Ｅ／Ｄ構成の半導体装置では
、同一半導体基板上にしきい値電圧を異にする素子を形
成しなければならない。
、同一半導体基板上にしきい値電圧を異にする素子を形
成しなければならない。
斯かる半導体装置を製造するには、エンハンスメント・
モード型素子用の半導体基板を使用し、ディプレッショ
ン・モード型素子用の領域をイオン注入及びアニールに
依る活性化を行なってＥ／Ｄ各領域を形成している。
モード型素子用の半導体基板を使用し、ディプレッショ
ン・モード型素子用の領域をイオン注入及びアニールに
依る活性化を行なってＥ／Ｄ各領域を形成している。
この従来技術に依ると、前記活性化の為のアニール処理
を行なうことで既に形成されているエンハンスメント・
モード型素子用の領域にダメージを与えることになる。
を行なうことで既に形成されているエンハンスメント・
モード型素子用の領域にダメージを与えることになる。
エンハンスメント・モード型素子用領域には、通當の集
積回路では、スイッチング・トランジスタ等の駆動回路
部分を形成するものであるから、この部分の特性が低下
することは半導体装置全体にかなり悪い影響を与えるこ
とになる。
積回路では、スイッチング・トランジスタ等の駆動回路
部分を形成するものであるから、この部分の特性が低下
することは半導体装置全体にかなり悪い影響を与えるこ
とになる。
発明の目的
本発明は、Ｅ／Ｄ構成の半導体装置を製造するに際し、
ディプレッション・モート型素子用領域の形成時にエン
ハンスメント・モーｌ型素子用領域の特性か劣化するこ
とのないようにするものである。
ディプレッション・モート型素子用領域の形成時にエン
ハンスメント・モーｌ型素子用領域の特性か劣化するこ
とのないようにするものである。
発明の構成
本発明では、駆動用トランジスタを形成する為のエンハ
ンスメント・モート型素子用領域にハ基板（或いは半導
体層）上にエピタキシャル成長させノ、：へテロ接合を
形成する半導体層或いはＧａＡｓ層などの半導体層を用
い、負荷用トランジスタ或いは抵抗を形成する為のデイ
プレツシヨン・モート型素子用領域には新たにＧａＡｓ
層或いはへテロ接合を形成する半導体層をエピタキシャ
ル成長さ一ロ′ζ使用するものである。
ンスメント・モート型素子用領域にハ基板（或いは半導
体層）上にエピタキシャル成長させノ、：へテロ接合を
形成する半導体層或いはＧａＡｓ層などの半導体層を用
い、負荷用トランジスタ或いは抵抗を形成する為のデイ
プレツシヨン・モート型素子用領域には新たにＧａＡｓ
層或いはへテロ接合を形成する半導体層をエピタキシャ
ル成長さ一ロ′ζ使用するものである。
発明の実施例
第１図乃至第５図は本発明−実施例を説明する為の工程
要所に於りる半導体装置の要部切断側面図であり、以下
これ等の図を参照しつつ説明する。
要所に於りる半導体装置の要部切断側面図であり、以下
これ等の図を参照しつつ説明する。
第１障ｌ参照
■ 半絶縁性Ｇａ八へ基板１にＭＢＥ （Ｍｏ ｌ ｅ
ｃ ｕ ｌ ａ ｒ １３ ｅ ａ ｍ Ｅ ｐ
ｉ ｔ ａ ｘ ｙ ）法或いはＭＯＣＶＤ （Ｍｅｔ
ａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法を適用し厚
さ例えば３０００ （人〕の高純度ＧａＡ３層２、厚
さ例えば５００ 〔人〕のｎ型ＡｌＧａＡｓ１ｉｉ３、
厚さ例えば３００ 〔入〕のｎ型ＧａＡｓ層４を成長さ
せる。
ｃ ｕ ｌ ａ ｒ １３ ｅ ａ ｍ Ｅ ｐ
ｉ ｔ ａ ｘ ｙ ）法或いはＭＯＣＶＤ （Ｍｅｔ
ａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法を適用し厚
さ例えば３０００ （人〕の高純度ＧａＡ３層２、厚
さ例えば５００ 〔人〕のｎ型ＡｌＧａＡｓ１ｉｉ３、
厚さ例えば３００ 〔入〕のｎ型ＧａＡｓ層４を成長さ
せる。
このようにして得た基体へは、エンハンスメント・モー
ド型素子用として使用されるＡｌＧａＡｓ層３及びＧａ
Ａｓ層４からなるヘテロ接合を備え、また、同じくエン
ハンスメント・モート型素子用として好適な不純物濃度
プロファイルを有しているものである。尚、ＡｌＧａＡ
ｓ層３及びＧａＡｓ層４にはドープ量でｌ ｘ １０”
”（ｃｍ−３）の不純物が導入される。
ド型素子用として使用されるＡｌＧａＡｓ層３及びＧａ
Ａｓ層４からなるヘテロ接合を備え、また、同じくエン
ハンスメント・モート型素子用として好適な不純物濃度
プロファイルを有しているものである。尚、ＡｌＧａＡ
ｓ層３及びＧａＡｓ層４にはドープ量でｌ ｘ １０”
”（ｃｍ−３）の不純物が導入される。
第２図参照
■ 通１■のフォト・リソグラフィ技術を適用し、バタ
ーニングされたフォト・レジスト膜５を介して基体への
エツチングを行なって表面からＧａＡｓ層２に達する凹
所２Δを形成する。尚、エツチング・マスクとしてはフ
ォト・レジスト膜５の代りに二酸化シリコン膜などを使
用すること心よ任意ごある。
ーニングされたフォト・レジスト膜５を介して基体への
エツチングを行なって表面からＧａＡｓ層２に達する凹
所２Δを形成する。尚、エツチング・マスクとしてはフ
ォト・レジスト膜５の代りに二酸化シリコン膜などを使
用すること心よ任意ごある。
第３図番）１（ｉ
■ ）第１−・レジスｌ−１１％ ５を除去してから、
エンハンスメン１−・モーｌ型素子用領域の形成予定領
域上（に、例えは、二酸化シリコン膜からなるカッ＼−
）１９６を形成する。
エンハンスメン１−・モーｌ型素子用領域の形成予定領
域上（に、例えは、二酸化シリコン膜からなるカッ＼−
）１９６を形成する。
具体的にし、Ｌ、例えば、化学気相１１［積１Ｊｌｃｖ
ｌ）法）に′ζ二酸化シリコンＩＩＱを形成し、これを
通常のフォト・リソグラフィ技術に′Ｃパターニング゛
］れは良い。
ｌ）法）に′ζ二酸化シリコンＩＩＱを形成し、これを
通常のフォト・リソグラフィ技術に′Ｃパターニング゛
］れは良い。
■ Ｍ１３巳法或いはＭ ＯＣＶ Ｉ、）法等のエピタ
こトン−トル成長技術′で厚ざ例えばｌ （１０（１（
人〕程度のｎ型に ａ Ａ ｓ屓７を形成する。このＧ
ａＡｓ ｂａｔ ７はディプレッション・モート型素子
用領域を形成する為のもので、それを戊辰さ−［る温度
ｉ’ｓ’はへテロ接合を形成しているＡｌ （Ｊ ａΔ
ｓ Ｉｆｉ ３及びＧａＡｓ層４を成長させる温度Ｔ”
ｓより低Ｇ１ことが望ましい。例えば、Ｔｓ＝６８０
Ｃ’Ｃ） 、Ｔｓ＝５８０（’Ｃ〕とする。尚、Ｇ
ａΔＳＩ′Ｆｉ７の不純物濃度は〜１ 、８ Ｘ １０
１７（Ｃｍ−’）である。
こトン−トル成長技術′で厚ざ例えばｌ （１０（１（
人〕程度のｎ型に ａ Ａ ｓ屓７を形成する。このＧ
ａＡｓ ｂａｔ ７はディプレッション・モート型素子
用領域を形成する為のもので、それを戊辰さ−［る温度
ｉ’ｓ’はへテロ接合を形成しているＡｌ （Ｊ ａΔ
ｓ Ｉｆｉ ３及びＧａＡｓ層４を成長させる温度Ｔ”
ｓより低Ｇ１ことが望ましい。例えば、Ｔｓ＝６８０
Ｃ’Ｃ） 、Ｔｓ＝５８０（’Ｃ〕とする。尚、Ｇ
ａΔＳＩ′Ｆｉ７の不純物濃度は〜１ 、８ Ｘ １０
１７（Ｃｍ−’）である。
■ 通常のツメし・リソグラフィ技術を適用し、ティプ
レッション・モード型素子領域の形成予定領域上にフォ
ト・レジスｌ−膜８を形成する。
レッション・モード型素子領域の形成予定領域上にフォ
ト・レジスｌ−膜８を形成する。
第４図参照
■ エツチング法を適用し、ＧａＡｓ Ｆｉ ７及び゛
ＧａＧａＡｓｉｉ ４のパターニングを行なう。カッ＼
−ＩＱ ６ Ｊ二のＧａＡｓ層４の部分は結晶性が悪い
ので節単に除去できる。
ＧａＧａＡｓｉｉ ４のパターニングを行なう。カッ＼
−ＩＱ ６ Ｊ二のＧａＡｓ層４の部分は結晶性が悪い
ので節単に除去できる。
■ カバー膜６及びフォト・レジスト膜８を除去すれば
棲病示のようにエンハンスメントモーｌ型素子用領域Ｅ
及びディプレッション・モート型素子用領域りが得られ
る。
棲病示のようにエンハンスメントモーｌ型素子用領域Ｅ
及びディプレッション・モート型素子用領域りが得られ
る。
第５図参照
■ この後、通常の工程、例えば、メサ・工・ノーｆ〜
ング或いは酸素イオン注入に依りアイソレーションを行
なってからソース電極Ｓ Ｂ、トレイン電極ＤＥ、ゲー
ト電極ＧＥ、その他配線を形成して、トランジスタとし
て完成させる。
ング或いは酸素イオン注入に依りアイソレーションを行
なってからソース電極Ｓ Ｂ、トレイン電極ＤＥ、ゲー
ト電極ＧＥ、その他配線を形成して、トランジスタとし
て完成させる。
ソース電極ＳＥ及びドレイン電極ＤＥは例えばＡ ｕ
Ｃ； ｅ ／ Ａ ｕ等で、また、ゲート電極ＧＥはＴ
’ ｉ ／ Ｐ Ｌ ／へＵ等でそれぞれ形成する。
Ｃ； ｅ ／ Ａ ｕ等で、また、ゲート電極ＧＥはＴ
’ ｉ ／ Ｐ Ｌ ／へＵ等でそれぞれ形成する。
第６図は他の実施例を説明する為の半導体装置の要部Ｌ
／Ｊ断側面図であり、第１図乃至第５図に関して説明し
た部分と同部分は同記号で指示しである。
／Ｊ断側面図であり、第１図乃至第５図に関して説明し
た部分と同部分は同記号で指示しである。
本実施例か第１図乃至第５図に関して説明した実施例と
相違する点は、ディプレッション・モード型素子用領域
１〕かへテロ接合で形成されていることである。
相違する点は、ディプレッション・モード型素子用領域
１〕かへテロ接合で形成されていることである。
第６図に於いて、１１は厚さ例えは１０００ 〔入〕以
−にの高純度ＧａＡ３層、１２は厚さ例えば６００〔入
〕のｎ型ＡｌＧａΔ５Ｒ２１３は厚さ例えば３００〔人
〕のｎ型ＧａＡｓ層である。尚、ＡｌＧａＡｓ層１２と
ＧａΔｓｌｉ＋３の不純物−一専入量はｌ Ｘ ］ ０
１８（ｃｍ−３）程度である。この不純物濃度プロファ
イルは勿論ティプレノンヨン・モート・トランジスタに
通ずるように１ｌｉｌ整されていることは謂うまでもな
い。
−にの高純度ＧａＡ３層、１２は厚さ例えば６００〔入
〕のｎ型ＡｌＧａΔ５Ｒ２１３は厚さ例えば３００〔人
〕のｎ型ＧａＡｓ層である。尚、ＡｌＧａＡｓ層１２と
ＧａΔｓｌｉ＋３の不純物−一専入量はｌ Ｘ ］ ０
１８（ｃｍ−３）程度である。この不純物濃度プロファ
イルは勿論ティプレノンヨン・モート・トランジスタに
通ずるように１ｌｉｌ整されていることは謂うまでもな
い。
本実施例を製造することは容易であり、先に説明した第
３図の工程でｎ型ＧａＡｓ層７を成長させるのに代えて
ＧａＡｓ１ｌｌ、ＡｌＧａＡｓ層１２、ＧａＡｓＪｉｉ
ｆ１３を形成すれば後は同し工程を採ることかできる。
３図の工程でｎ型ＧａＡｓ層７を成長させるのに代えて
ＧａＡｓ１ｌｌ、ＡｌＧａＡｓ層１２、ＧａＡｓＪｉｉ
ｆ１３を形成すれば後は同し工程を採ることかできる。
この実施例では、エンハンスメント・モード・１〜ラン
ジスタもディプレッション・モート・トランジスタもヘ
テロ接合素子となるので、選択ドライ・エツチングを採
用することができ、両ｌ−ランジスタのゲートを同時に
作製することが可能となり、工程が簡略になるとともに
しきい値電圧の均一性にも有効である。
ジスタもディプレッション・モート・トランジスタもヘ
テロ接合素子となるので、選択ドライ・エツチングを採
用することができ、両ｌ−ランジスタのゲートを同時に
作製することが可能となり、工程が簡略になるとともに
しきい値電圧の均一性にも有効である。
本発明では、前記した実施例の他にも種々の数日接合を
なす半導体層でなくｎ型ＧａＡｓ層をエビタキソヤル成
長させて使用しても良い。
なす半導体層でなくｎ型ＧａＡｓ層をエビタキソヤル成
長させて使用しても良い。
発明の効果
本発明では、Ｅ／Ｄ構成の半導体装置を製造するに際し
、基板（或いは半導体層）にエンハンスメント・モード
型素子用領域を形成する為の半導体層を形成し、次に、
該半導体層に凹所を形成して前記半導体層（或いは半導
体層）の一部表面を露出さゼ、該凹所にディプレッショ
ン・モート型素子用領域を形成する為の半導体層をエピ
タキシャル成既さ−１るようにし、そして、ディプレッ
ション・モード型素子用領域を形成する為の半導体層を
エビタキソヤル戊辰させる際はエンハンスメン１−・モ
ー１型素子用領域に影響を−１−ｉえない’／！！４度
で行なうＪ、うにしているので、この種の半ｚｎ体装Ｆ
ｊの特性に大きく影響を与える駆動用ｌ−ランソスタか
ＪＵ＆されるエンハンスメント・’［＝−１・型素子用
領域がダメー７を、Ｌｊえられることはない。
、基板（或いは半導体層）にエンハンスメント・モード
型素子用領域を形成する為の半導体層を形成し、次に、
該半導体層に凹所を形成して前記半導体層（或いは半導
体層）の一部表面を露出さゼ、該凹所にディプレッショ
ン・モート型素子用領域を形成する為の半導体層をエピ
タキシャル成既さ−１るようにし、そして、ディプレッ
ション・モード型素子用領域を形成する為の半導体層を
エビタキソヤル戊辰させる際はエンハンスメン１−・モ
ー１型素子用領域に影響を−１−ｉえない’／！！４度
で行なうＪ、うにしているので、この種の半ｚｎ体装Ｆ
ｊの特性に大きく影響を与える駆動用ｌ−ランソスタか
ＪＵ＆されるエンハンスメント・’［＝−１・型素子用
領域がダメー７を、Ｌｊえられることはない。
第１１ツー乃至第＃図は本発明一実施例を説明Ｊ°る／
（）の」−稈要所に於＆Ｊる４′導体装置の要１゛１１
四ノ断側面図、第６図は他の実施例を説明する為の半導
体装置の要部リノ…ｉ側面図である。 図に於いて、Ｉは半絶縁性ＧａΔＳ基板、２は１ｒＩＪ
純度Ｇ ａ Ａ ｓ ＩＦｉ、３はｎ型Ａ ｌ （Ｊ
ａ Ａ ｓ 層、４はｎ型ｃ ２ Ａ Ｓ 層、５は）
、ｒ ｌ−・し・ジスｌ−ＩＩＱ、６はカバー膜、７は
ｎ型ＧａＡｓ層、８ばフォト・レジスト膜、Ｅはエンハ
ンスメント・モート型素子用領域、Ｄはディプレッショ
ン・モード型素子用領域、ＳＥはソース電極、ＤＢはト
レイン電極、ＧＥはゲート電極である。 特許出願人 冨士辿株式会社 代理人弁理士 玉蟲 久五部 （外３名） 第１図 第２図 Ａ 第３図 第４図 Ｅ Ｄ５
（）の」−稈要所に於＆Ｊる４′導体装置の要１゛１１
四ノ断側面図、第６図は他の実施例を説明する為の半導
体装置の要部リノ…ｉ側面図である。 図に於いて、Ｉは半絶縁性ＧａΔＳ基板、２は１ｒＩＪ
純度Ｇ ａ Ａ ｓ ＩＦｉ、３はｎ型Ａ ｌ （Ｊ
ａ Ａ ｓ 層、４はｎ型ｃ ２ Ａ Ｓ 層、５は）
、ｒ ｌ−・し・ジスｌ−ＩＩＱ、６はカバー膜、７は
ｎ型ＧａＡｓ層、８ばフォト・レジスト膜、Ｅはエンハ
ンスメント・モート型素子用領域、Ｄはディプレッショ
ン・モード型素子用領域、ＳＥはソース電極、ＤＢはト
レイン電極、ＧＥはゲート電極である。 特許出願人 冨士辿株式会社 代理人弁理士 玉蟲 久五部 （外３名） 第１図 第２図 Ａ 第３図 第４図 Ｅ Ｄ５
Claims (1)
- Ｉ凡／ ｌ）構成の半導体装置を製造するに際し、基板
（或いは半導体ｊ＠）゛にエンハンスメントモ−１・型
素子用領域を形成する為の半導体層を形成し、次に、該
半うη体層に凹所を形成して前記基板（或いは半導体層
）の−９３表面を露出させ、該凹所にディプレッション
・モー１型素子用領域を形成Ｊる為の半導体層をエピタ
キシャル成長さ−Ｕる工程が含まれζなることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172013A JPS5961166A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172013A JPS5961166A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961166A true JPS5961166A (ja) | 1984-04-07 |
Family
ID=15933906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172013A Pending JPS5961166A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961166A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4732870A (en) * | 1984-06-18 | 1988-03-22 | Fujitsu Limited | Method of making complementary field effect transistors |
| CN103515385A (zh) * | 2012-06-21 | 2014-01-15 | 拉碧斯半导体株式会社 | 半导体装置 |
-
1982
- 1982-09-30 JP JP57172013A patent/JPS5961166A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4732870A (en) * | 1984-06-18 | 1988-03-22 | Fujitsu Limited | Method of making complementary field effect transistors |
| CN103515385A (zh) * | 2012-06-21 | 2014-01-15 | 拉碧斯半导体株式会社 | 半导体装置 |
| CN103515385B (zh) * | 2012-06-21 | 2018-01-23 | 拉碧斯半导体株式会社 | 半导体装置 |
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