JPH0260219B2 - - Google Patents
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- JPH0260219B2 JPH0260219B2 JP61044118A JP4411886A JPH0260219B2 JP H0260219 B2 JPH0260219 B2 JP H0260219B2 JP 61044118 A JP61044118 A JP 61044118A JP 4411886 A JP4411886 A JP 4411886A JP H0260219 B2 JPH0260219 B2 JP H0260219B2
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- JP
- Japan
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- layer
- gallium arsenide
- arsenide layer
- gate
- gaas
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
〔概要〕
２次元電子ガス（以下2DEGと略記する）供給
層上のキヤツプ層とゲート電極の接触面積を再現
性よく減らして、ソース抵抗Rsを増大させるこ
となく、ゲート容量Cgを低下させ、かつゲート
耐圧を向上する。 〔産業上の利用分野〕 本発明はゲート電極とキヤツプ層との接触面積
を減らしたリセス構造のヘテロ接合電界効果トラ
ンジスタ（FET）に関する。 ヘテロ接合FETは、ヘテロ接合界面に生ずる
高移動度2DEGをキヤリアとして利用した高速素
子である。 ヘテロ接合FETにおいては、そのしきい値電
圧Vthをキヤツプ層のリセスエツチングの深さに
より決定するリセス構造のものが用いられる場合
が多い。 リセス構造においては、キヤツプ層の側壁とゲ
ート電極が接触すると、ゲート容量が増加し、か
つゲート耐圧が低下するため、ゲート回りのキヤ
ツプ層を厚さ方向に一部除去する構造のものが提
案されているが、除去の再現性が困難である。 〔従来の技術〕 第３図は従来例のヘテロ接合FETの断面図で
ある。 図において、１は半絶縁性ガリウム砒素（SI−
GaAs）基板で、この上に 2DEG発生層として真性ガリウム砒素（ｉ−
GaAs）層２、 2DEG供給層としてｎ型アルミニウムガリウム
砒素（ｎ−AlGaAs）層３、 キヤツプ層としてｎ型ガリウム砒素（ｎ−
GaAs）層４ を順次成長し、 ゲート形成部のｎ−GaAs層４を除去（リセス
エツチング）して、アルミニウム（Al）よりな
るゲート電極７を形成する。 リセスエツチングは、CCl2F2をエツチヤント
とする異方性リアクテイブイオンエツチング
（RIE）により行う。 ゲート電極７の形成前に、金ゲルマニウム／金
（AuGe／Au）よりなるオーミツク（ソース、ド
レイン）電極８，９をｉ−GaAs層２に届くよう
に形成する。 この構造のFETにおいてはゲート電極７の側
壁は、キヤツプ層のｎ−GaAs層４の側壁と接触
し、この接触面に寄生ゲート容量Cg′を発生し、
かつゲート耐圧が低下する。 第４図は従来例の改良されたヘテロ接合FET
の断面図である。 この場合は、リセスエツチングのRIEに先立つ
てHFをエツチヤントとする等方性エツチングに
よつてキヤツプ層のｎ−GaAs層４をサイドエツ
チングし、ゲート電極７の側壁とキヤツプ層のｎ
−GaAs層４の側壁との接触面積を小さくしてい
る。 しかしながら、この場合選択性をもたないウエ
ツトエツチングを行うため、プロセスの再現性に
問題があり、エツチングの深さが大きすぎればソ
ース抵抗Rsの増加を招くだけでなく、しきい値
電圧が制御できない。また、エツチングの深さが
小さすぎればゲート容量Cgの増加を招くことに
なる。 〔発明が解決しようとする問題点〕 キヤツプ層のゲート周辺をサイドエツチングし
た従来のヘテロ接合FETにおいては、リセスエ
ツチングの再現性に問題があり、特性の劣化を起
こしやすい。 〔問題点を解決するための手段〕 上記問題点の解決は、半絶縁性ガリウム砒素基
板１上に、2DEG発生層として真性ガリウム砒素
層２、2DEG供給層として第１のｎ型アルミニウ
ムガリウム砒素層３、第１のキヤツプ層として第
１のｎ型ガリウム砒素層４、エツチング阻止層と
して第２のｎ型アルミウムガリウム砒素層５、第
２のキヤツプ層として第２のｎ型ガリウム砒素層
６を順次成長し、等方性エツチングを用いてゲー
ト形成領域の該第２のｎ型ガリウム砒素層６をゲ
ート形成領域より広く除去した後、基板に垂直な
方向に優勢な異方性エツチングを用いてゲート形
成領域の該第２のアルミニウムガリウム砒素層５
および該第１のｎ型ガリウム砒素層４を除去し、
露出した該第１のｎ型アルミニウムガリウム砒素
層３上にゲート電極７を形成し、該ゲート電極７
の両側に該ゲート電極７より離れてオーミツク電
極８，９を該真性ガリウム砒素層２に届くように
形成してなる本発明によるヘテロ接合電界効果ト
ランジスタにより達成される。 〔作用〕 本発明はソース抵抗Rsと寄生ゲート容量Cg′が
ともに小さいヘテロ接合FETを得るために、キ
ヤツプ層のｎ−GaAs層の中にエツチング阻止層
としてｎ−AlGaAs層を設けた３層構造のキヤツ
プ層を用いて、ゲート形成部のリセスエツチング
の際に、まずこのｎ−AlGaAs層までｎ−GaAs
の等方性選択エツチングを行い、続いて2DEG供
給層のｎ−AlGaAs層まで異方性選択エツチング
を行つて、プロセスの再現性を向上できる層構造
を提起したものである。 〔実施例〕 第１図は本発明のヘテロ接合FETの断面図で
ある。 図において、１はSI−GaAs基板で、この上に
2DEG発生層として厚さ1000Åのｉ−GaAs層２、
2DEG供給層として厚さ400Åのｎ−AlGaAs層
３、第１のキヤツプ層として厚さ150Åの第１の
ｎ−GaAs層４、 エツチング阻止層として厚さ50Åの第２のｎ−
AlGaAs層５、 第２のキヤツプ層として厚さ300Åの第２のｎ
−GaAs層６ を順次成長する。 ｎ型層は珪素（Si）をドープして形成し、この
層のキヤリア濃度はいずれも１×1018cm-3であ
る。 つぎに、ゲート形成部のｎ−GaAs層６とｎ−
AlGaAs層５とｎ−GaAs層４を除去して、Alよ
りなるゲート電極７を形成する。 この場合、ｎ−GaAs層６はゲート電極に接触
しないようにサイドエツチングがされている。 ゲート電極７の形成前に、AuGe／Auよりな
るオーミツク電極８，９をｉ−GaAs層２に届く
ように形成する。 この構造においては、2DEG供給層であるｎ−
AlGaAs層３上のｎ−GaAs層４およびｎ−
AlGaAs層５の厚さは150および50Åで、この膜
厚によつて2DEGは十分な電子密度をもつため、
ソース抵抗Rsが増大することはない。かつゲー
ト電極の側壁に接触する厚さは200Åで寄生ゲー
ト容量Cg′は小さい。 つぎに、この構造のFETの工程の概略を説明
する。 第２図は１〜３は本発明のヘテロ接合FETの
製造工程を説明する断面図である。 第２図は１において、分子線エピタキシヤル成
長（MBE）法等による第１図と同じ層構造の表
面にAuGe／Au（200／2800Å）のオーミツク電
極８，９を蒸着し、合金化する。 つぎに、フオトレジスタ１１を塗布し、ゲート
形成領域を開口し、H2O2とNH4OHをエツチヤ
ントとするウエツトエツチング法により、ｎ−
AlGaAs層５に対してｎ−GaAs層６を選択して
等方性エツチングを行う。 この等方性エツチングは圧力30PaでCCl2F2を
エツチヤントとするRIEによつてもよい。 これらの等方性エツチングはエツチング阻止層
のｎ−AlGaAs層５により深さ方向へのエツチン
グの進行が妨げられるため、オーバーエツチング
により、ソース抵抗Rsが増加してしまうことは
ない。 第２図２において、圧力2PaでCCl2F2をエツチ
ヤントとするRIEによりｎ−AlGaAs層５とｎ−
GaAs層４に、基板に対し垂直方向に優勢な異方
性エツチングを行い、ｎ−AlGaAs層３を露出さ
せる。 第２図３において、Alを厚さ4000Åに蒸着し、
ゲート電極７を形成し、ゲート電極７以外のAl
層はフオトレジスト１１とともにリフトオフして
除去する。 〔発明の効果〕 以上詳細に説明したように本発明によるキヤツ
プ層のゲート周辺をサイドエツチングしたヘテロ
接合FETにおいては、リセスエツチングの再現
性がよく、ソース抵抗Rsを増大させないで、寄
生ゲート容量Cg′を低減し、ゲート耐圧を向上す
る。
層上のキヤツプ層とゲート電極の接触面積を再現
性よく減らして、ソース抵抗Rsを増大させるこ
となく、ゲート容量Cgを低下させ、かつゲート
耐圧を向上する。 〔産業上の利用分野〕 本発明はゲート電極とキヤツプ層との接触面積
を減らしたリセス構造のヘテロ接合電界効果トラ
ンジスタ（FET）に関する。 ヘテロ接合FETは、ヘテロ接合界面に生ずる
高移動度2DEGをキヤリアとして利用した高速素
子である。 ヘテロ接合FETにおいては、そのしきい値電
圧Vthをキヤツプ層のリセスエツチングの深さに
より決定するリセス構造のものが用いられる場合
が多い。 リセス構造においては、キヤツプ層の側壁とゲ
ート電極が接触すると、ゲート容量が増加し、か
つゲート耐圧が低下するため、ゲート回りのキヤ
ツプ層を厚さ方向に一部除去する構造のものが提
案されているが、除去の再現性が困難である。 〔従来の技術〕 第３図は従来例のヘテロ接合FETの断面図で
ある。 図において、１は半絶縁性ガリウム砒素（SI−
GaAs）基板で、この上に 2DEG発生層として真性ガリウム砒素（ｉ−
GaAs）層２、 2DEG供給層としてｎ型アルミニウムガリウム
砒素（ｎ−AlGaAs）層３、 キヤツプ層としてｎ型ガリウム砒素（ｎ−
GaAs）層４ を順次成長し、 ゲート形成部のｎ−GaAs層４を除去（リセス
エツチング）して、アルミニウム（Al）よりな
るゲート電極７を形成する。 リセスエツチングは、CCl2F2をエツチヤント
とする異方性リアクテイブイオンエツチング
（RIE）により行う。 ゲート電極７の形成前に、金ゲルマニウム／金
（AuGe／Au）よりなるオーミツク（ソース、ド
レイン）電極８，９をｉ−GaAs層２に届くよう
に形成する。 この構造のFETにおいてはゲート電極７の側
壁は、キヤツプ層のｎ−GaAs層４の側壁と接触
し、この接触面に寄生ゲート容量Cg′を発生し、
かつゲート耐圧が低下する。 第４図は従来例の改良されたヘテロ接合FET
の断面図である。 この場合は、リセスエツチングのRIEに先立つ
てHFをエツチヤントとする等方性エツチングに
よつてキヤツプ層のｎ−GaAs層４をサイドエツ
チングし、ゲート電極７の側壁とキヤツプ層のｎ
−GaAs層４の側壁との接触面積を小さくしてい
る。 しかしながら、この場合選択性をもたないウエ
ツトエツチングを行うため、プロセスの再現性に
問題があり、エツチングの深さが大きすぎればソ
ース抵抗Rsの増加を招くだけでなく、しきい値
電圧が制御できない。また、エツチングの深さが
小さすぎればゲート容量Cgの増加を招くことに
なる。 〔発明が解決しようとする問題点〕 キヤツプ層のゲート周辺をサイドエツチングし
た従来のヘテロ接合FETにおいては、リセスエ
ツチングの再現性に問題があり、特性の劣化を起
こしやすい。 〔問題点を解決するための手段〕 上記問題点の解決は、半絶縁性ガリウム砒素基
板１上に、2DEG発生層として真性ガリウム砒素
層２、2DEG供給層として第１のｎ型アルミニウ
ムガリウム砒素層３、第１のキヤツプ層として第
１のｎ型ガリウム砒素層４、エツチング阻止層と
して第２のｎ型アルミウムガリウム砒素層５、第
２のキヤツプ層として第２のｎ型ガリウム砒素層
６を順次成長し、等方性エツチングを用いてゲー
ト形成領域の該第２のｎ型ガリウム砒素層６をゲ
ート形成領域より広く除去した後、基板に垂直な
方向に優勢な異方性エツチングを用いてゲート形
成領域の該第２のアルミニウムガリウム砒素層５
および該第１のｎ型ガリウム砒素層４を除去し、
露出した該第１のｎ型アルミニウムガリウム砒素
層３上にゲート電極７を形成し、該ゲート電極７
の両側に該ゲート電極７より離れてオーミツク電
極８，９を該真性ガリウム砒素層２に届くように
形成してなる本発明によるヘテロ接合電界効果ト
ランジスタにより達成される。 〔作用〕 本発明はソース抵抗Rsと寄生ゲート容量Cg′が
ともに小さいヘテロ接合FETを得るために、キ
ヤツプ層のｎ−GaAs層の中にエツチング阻止層
としてｎ−AlGaAs層を設けた３層構造のキヤツ
プ層を用いて、ゲート形成部のリセスエツチング
の際に、まずこのｎ−AlGaAs層までｎ−GaAs
の等方性選択エツチングを行い、続いて2DEG供
給層のｎ−AlGaAs層まで異方性選択エツチング
を行つて、プロセスの再現性を向上できる層構造
を提起したものである。 〔実施例〕 第１図は本発明のヘテロ接合FETの断面図で
ある。 図において、１はSI−GaAs基板で、この上に
2DEG発生層として厚さ1000Åのｉ−GaAs層２、
2DEG供給層として厚さ400Åのｎ−AlGaAs層
３、第１のキヤツプ層として厚さ150Åの第１の
ｎ−GaAs層４、 エツチング阻止層として厚さ50Åの第２のｎ−
AlGaAs層５、 第２のキヤツプ層として厚さ300Åの第２のｎ
−GaAs層６ を順次成長する。 ｎ型層は珪素（Si）をドープして形成し、この
層のキヤリア濃度はいずれも１×1018cm-3であ
る。 つぎに、ゲート形成部のｎ−GaAs層６とｎ−
AlGaAs層５とｎ−GaAs層４を除去して、Alよ
りなるゲート電極７を形成する。 この場合、ｎ−GaAs層６はゲート電極に接触
しないようにサイドエツチングがされている。 ゲート電極７の形成前に、AuGe／Auよりな
るオーミツク電極８，９をｉ−GaAs層２に届く
ように形成する。 この構造においては、2DEG供給層であるｎ−
AlGaAs層３上のｎ−GaAs層４およびｎ−
AlGaAs層５の厚さは150および50Åで、この膜
厚によつて2DEGは十分な電子密度をもつため、
ソース抵抗Rsが増大することはない。かつゲー
ト電極の側壁に接触する厚さは200Åで寄生ゲー
ト容量Cg′は小さい。 つぎに、この構造のFETの工程の概略を説明
する。 第２図は１〜３は本発明のヘテロ接合FETの
製造工程を説明する断面図である。 第２図は１において、分子線エピタキシヤル成
長（MBE）法等による第１図と同じ層構造の表
面にAuGe／Au（200／2800Å）のオーミツク電
極８，９を蒸着し、合金化する。 つぎに、フオトレジスタ１１を塗布し、ゲート
形成領域を開口し、H2O2とNH4OHをエツチヤ
ントとするウエツトエツチング法により、ｎ−
AlGaAs層５に対してｎ−GaAs層６を選択して
等方性エツチングを行う。 この等方性エツチングは圧力30PaでCCl2F2を
エツチヤントとするRIEによつてもよい。 これらの等方性エツチングはエツチング阻止層
のｎ−AlGaAs層５により深さ方向へのエツチン
グの進行が妨げられるため、オーバーエツチング
により、ソース抵抗Rsが増加してしまうことは
ない。 第２図２において、圧力2PaでCCl2F2をエツチ
ヤントとするRIEによりｎ−AlGaAs層５とｎ−
GaAs層４に、基板に対し垂直方向に優勢な異方
性エツチングを行い、ｎ−AlGaAs層３を露出さ
せる。 第２図３において、Alを厚さ4000Åに蒸着し、
ゲート電極７を形成し、ゲート電極７以外のAl
層はフオトレジスト１１とともにリフトオフして
除去する。 〔発明の効果〕 以上詳細に説明したように本発明によるキヤツ
プ層のゲート周辺をサイドエツチングしたヘテロ
接合FETにおいては、リセスエツチングの再現
性がよく、ソース抵抗Rsを増大させないで、寄
生ゲート容量Cg′を低減し、ゲート耐圧を向上す
る。
第１図は本発明のヘテロ接合FETの断面図、
第２図は１〜３は本発明のヘテロ接合FETの製
造工程を説明する断面図、第３図は従来例のヘテ
ロ接合FETの断面図、第４図は従来例の改良さ
れたヘテロ接合FETの断面図である。 図において、１はSI−GaAs基板、２は2DEG
発生層でｉ−GaAs層、３は2DEG供給層でｎ−
AlGaAs層、４は第１のキヤツプ層で第１のｎ−
GaAs層、５はエツチング阻止層で第２のｎ−
AlGaAs層、６は第２のキヤツプ層で第２のｎ−
GaAs層、７はAlよりなるゲート電極、８，９は
AuGe／Auよりなるオーミツク電極である。
第２図は１〜３は本発明のヘテロ接合FETの製
造工程を説明する断面図、第３図は従来例のヘテ
ロ接合FETの断面図、第４図は従来例の改良さ
れたヘテロ接合FETの断面図である。 図において、１はSI−GaAs基板、２は2DEG
発生層でｉ−GaAs層、３は2DEG供給層でｎ−
AlGaAs層、４は第１のキヤツプ層で第１のｎ−
GaAs層、５はエツチング阻止層で第２のｎ−
AlGaAs層、６は第２のキヤツプ層で第２のｎ−
GaAs層、７はAlよりなるゲート電極、８，９は
AuGe／Auよりなるオーミツク電極である。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性ガリウム砒素基板１上に、真性ガリ
ウム砒素層２、第１のｎ型アルミニウムガリウム
砒素層３、第１のｎ型ガリウム砒素層４、第２の
ｎ型アルミニウムガリウム砒素層５、第２のｎ型
ガリウム砒素層６を順次成長し、 ゲート形成領域の該第２のｎ型ガリウム砒素層
６をゲート形成領域より広く除去した後、ゲート
形成領域の該第２のｎ型アルミニウムガリウム砒
素層５および該第１のｎ型ガリウム砒素層４を除
去し、 露出した該第１のｎ型アルミニウムガリウム砒
素層３上にゲート電極７を形成し、 該ゲート電極７の両側に該ゲート電極７より離
れてオーミツク電極８，９を該真性ガリウム砒素
層２に届くように形成してなる ことを特徴とするヘテロ接合電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61044118A JPS62202564A (ja) | 1986-03-03 | 1986-03-03 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61044118A JPS62202564A (ja) | 1986-03-03 | 1986-03-03 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62202564A JPS62202564A (ja) | 1987-09-07 |
| JPH0260219B2 true JPH0260219B2 (ja) | 1990-12-14 |
Family
ID=12682688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61044118A Granted JPS62202564A (ja) | 1986-03-03 | 1986-03-03 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202564A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2615714B2 (ja) * | 1987-12-09 | 1997-06-04 | 富士通株式会社 | ヘテロ接合電界効果トランジスタ |
| JPH02148740A (ja) * | 1988-11-29 | 1990-06-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2915003B2 (ja) * | 1989-06-14 | 1999-07-05 | 株式会社日立製作所 | 電界効果トランジスタの製造方法 |
| EP0507329A3 (en) * | 1991-04-05 | 1993-10-27 | Mazda Motor | Power transmission device for vehicle |
| JP3237503B2 (ja) * | 1996-02-19 | 2001-12-10 | 日産自動車株式会社 | 摩擦車式無段変速機 |
| JP3147009B2 (ja) * | 1996-10-30 | 2001-03-19 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP3237573B2 (ja) * | 1997-06-05 | 2001-12-10 | 日産自動車株式会社 | 摩擦車式無段変速機 |
| JP3450155B2 (ja) | 1997-06-11 | 2003-09-22 | Ｎｅｃエレクトロニクス株式会社 | 電界効果トランジスタとその製造方法 |
| CN103985747B (zh) * | 2014-05-27 | 2017-03-29 | 中国科学技术大学 | GaAs/AlGaAs半导体异质结结构的霍尔棒及其制作方法 |
-
1986
- 1986-03-03 JP JP61044118A patent/JPS62202564A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62202564A (ja) | 1987-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |