JPH0262053A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH0262053A JPH0262053A JP63213319A JP21331988A JPH0262053A JP H0262053 A JPH0262053 A JP H0262053A JP 63213319 A JP63213319 A JP 63213319A JP 21331988 A JP21331988 A JP 21331988A JP H0262053 A JPH0262053 A JP H0262053A
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- Japan
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- mask
- recessed part
- ions
- ion
- compound semiconductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0614—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made after the completion of the source and drain regions, e.g. gate-last processes using dummy gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
リセス部を有するＧａＡｓなどＭＥ Ｓ Ｆ ＥＴの製
造方法に関し、 飽和電流のバラフキを減少させ、更に、ピンチオフ電圧
近傍における相互コンダクタンスの改善を図ることを目
的とし、 化合物半導体基板上にリセス部を形成し、該リセス部に
イオン透過マスクを被着して、表面を平坦にする工程、 次いで、不純物イオンを注入して均一な深さをもった動
作層を形成する工程、 次いで、前記イオン透過マスクを除去し、前記リセス部
にゲート電極を形成する工程が含まれてなることを特徴
とする。
造方法に関し、 飽和電流のバラフキを減少させ、更に、ピンチオフ電圧
近傍における相互コンダクタンスの改善を図ることを目
的とし、 化合物半導体基板上にリセス部を形成し、該リセス部に
イオン透過マスクを被着して、表面を平坦にする工程、 次いで、不純物イオンを注入して均一な深さをもった動
作層を形成する工程、 次いで、前記イオン透過マスクを除去し、前記リセス部
にゲート電極を形成する工程が含まれてなることを特徴
とする。
［産業上の利用分野］
本発明は化合物半導体装置の製造方法に係り、特にリセ
ス部を有するＧａＡｓなどＭＥＳＩ”ＥＴの製造方法に
関する。
ス部を有するＧａＡｓなどＭＥＳＩ”ＥＴの製造方法に
関する。
例えば、ＧａＡｓＭＥＳＦＥＴ （ガリウム砒素金属半
導体電界効果トランジスタ）は衛星通信、地上マイクロ
波通信用として汎用されているが、このようなＭＥＳＦ
ＥＴは歩留向上、高品質化が望まれている。
導体電界効果トランジスタ）は衛星通信、地上マイクロ
波通信用として汎用されているが、このようなＭＥＳＦ
ＥＴは歩留向上、高品質化が望まれている。
［従来の技術］
第３図（ａ）〜（ｅ）はリセス部を有するＧａＡｓＭ
Ｅ Ｓ ＦＥＴの従来の形成方法の工程順断面図であり
、その概要を順を追って説明すると、 第３図（ａｌ参照；まず、半絶縁性（Ｓ Ｉ −） Ｇ
ａＡｓ基板１上に選択的にレジスト膜マスク２を被覆し
、基板露出部にシリコンイオン（Ｓｉ” ）を注入して
均一な深さをもったｎ−ＧａＡｓ動作層３を形成する。
Ｅ Ｓ ＦＥＴの従来の形成方法の工程順断面図であり
、その概要を順を追って説明すると、 第３図（ａｌ参照；まず、半絶縁性（Ｓ Ｉ −） Ｇ
ａＡｓ基板１上に選択的にレジスト膜マスク２を被覆し
、基板露出部にシリコンイオン（Ｓｉ” ）を注入して
均一な深さをもったｎ−ＧａＡｓ動作層３を形成する。
第３図（ｂ）参照；次いで、前記レジスト膜マスク２を
除去し、ｎ−ＧａＡｓ動作層３部分その他を被覆する新
たなレジスト膜マスク４を形成し、露出部にシリコンイ
オンを注入し°ζｎ”−ＧａＡｓコンタクト層５を形成
する。
除去し、ｎ−ＧａＡｓ動作層３部分その他を被覆する新
たなレジスト膜マスク４を形成し、露出部にシリコンイ
オンを注入し°ζｎ”−ＧａＡｓコンタクト層５を形成
する。
第３図（Ｃ）参照；次いで、活性化のための熱処理の後
、５ｉ０２ （酸化シリコン）膜６を被覆し、この５
ｉ０２膜６を選択的に除去して除去部分のｎ＋ＧａＡｓ
コンタクト層５上にＡｕＧｅ／Ｎｉ／Ａｕからなるソー
ス・ドレイン電極７を形成する。
、５ｉ０２ （酸化シリコン）膜６を被覆し、この５
ｉ０２膜６を選択的に除去して除去部分のｎ＋ＧａＡｓ
コンタクト層５上にＡｕＧｅ／Ｎｉ／Ａｕからなるソー
ス・ドレイン電極７を形成する。
第３図ｆｄ）参照；次いで、リセス形成部を窓開けした
第３番目のレジスト膜マスク８を形成し、リセス形成部
上の５ｉ０２膜６ （絶縁膜）を弗酸系溶液でエツチン
グして除去し、更に、ＧａＡｓのエツチングを進めてリ
セス部９を形成する。
第３番目のレジスト膜マスク８を形成し、リセス形成部
上の５ｉ０２膜６ （絶縁膜）を弗酸系溶液でエツチン
グして除去し、更に、ＧａＡｓのエツチングを進めてリ
セス部９を形成する。
第３図ｆｅ）参照；次いで、レジスト膜マスク８の上か
らアルミニウム（Ａ１）をスパッタ法で被着した後、レ
ジスト膜マスク８を除去する。そうすると、リフトオフ
法によって同時にレジスト膜マスク８上のアルミニウム
が除去されて、図示のようなアルミニウムからなるゲー
ト電極１０が形成される。
らアルミニウム（Ａ１）をスパッタ法で被着した後、レ
ジスト膜マスク８を除去する。そうすると、リフトオフ
法によって同時にレジスト膜マスク８上のアルミニウム
が除去されて、図示のようなアルミニウムからなるゲー
ト電極１０が形成される。
以上が従来の形成方法の概要である。なお、ここに、リ
セス部を設ける理由は寄生抵抗を低減する抵抗率の低い
ｎ層を形成しであるために所望の電流値になるまでエツ
チングしてｎ層を薄くすること、および、リセス構造に
してゲート電極を表面電位の存在する位置から遠ざけ、
且つ、電界集中を分散させて、高耐圧化できる利点があ
るためなどである。
セス部を設ける理由は寄生抵抗を低減する抵抗率の低い
ｎ層を形成しであるために所望の電流値になるまでエツ
チングしてｎ層を薄くすること、および、リセス構造に
してゲート電極を表面電位の存在する位置から遠ざけ、
且つ、電界集中を分散させて、高耐圧化できる利点があ
るためなどである。
［発明が解決しようとする課題］
ところが、上記のように、動作層をイオン注入によって
形成した後、ウェットエツチングによってリセス部を形
成すると、１μｍ以下のゲート窓を通してのエツチング
であるために、エツチング量が一定せずにバラツキが生
じ、ドレイン電流（Ｉｄｓｓ）などの飽和電流のバラツ
キが大きくなる欠点がある。そのため、不純物を均一に
含有させ得るイオン注入法の利点が損なわれ、製造歩留
・品質が改善されないと云う問題がある。
形成した後、ウェットエツチングによってリセス部を形
成すると、１μｍ以下のゲート窓を通してのエツチング
であるために、エツチング量が一定せずにバラツキが生
じ、ドレイン電流（Ｉｄｓｓ）などの飽和電流のバラツ
キが大きくなる欠点がある。そのため、不純物を均一に
含有させ得るイオン注入法の利点が損なわれ、製造歩留
・品質が改善されないと云う問題がある。
そこで、発明者らは予めリセス部を形成する工程よりな
る他の形成方法を検討した。第４図（ａ）。
る他の形成方法を検討した。第４図（ａ）。
ｆｂ）はその形成方法の工程順断面図であるが、同図ｆ
ａ）に示すように、Ｓ ｌ−ＧａＡｓ基板ｌｌ上にリセ
ス部１９を形成した後、イオン注入法によってｎ −Ｇ
ａＡｓ動作層１３を画定する。次いで、第４図（ｂｌに
示すように、従来と同様に、ｎ”−ＧａＡｓコンタクト
層１５゜５ｉ０２膜１６．ソース・ドレイン電極１７お
よびゲート電極２０を形成して完成する。
ａ）に示すように、Ｓ ｌ−ＧａＡｓ基板ｌｌ上にリセ
ス部１９を形成した後、イオン注入法によってｎ −Ｇ
ａＡｓ動作層１３を画定する。次いで、第４図（ｂｌに
示すように、従来と同様に、ｎ”−ＧａＡｓコンタクト
層１５゜５ｉ０２膜１６．ソース・ドレイン電極１７お
よびゲート電極２０を形成して完成する。
このようなＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔの形成方法
によればデバイス特性のバラツキが減少して、リセス構
造の長所である耐圧の向上やゲートバイアスが０ボルト
近傍での直列抵抗の低下など特性の改善が認められた。
によればデバイス特性のバラツキが減少して、リセス構
造の長所である耐圧の向上やゲートバイアスが０ボルト
近傍での直列抵抗の低下など特性の改善が認められた。
しかし、ゲート電圧がピンチオフ、に近づくと相互コン
ダクタンスＧ１７１が圧縮され、高出力で高効率な動作
が困難であることが判ってきた。Ｇｍの圧縮とは低電流
域でＧｍが小さくなって利得が小さくなると云うことで
、これはピンチオフ電圧に近づくに従ってチャネル領域
の直列抵抗が増加するためであることが確認された。即
ち、動作層の曲折によると考えられる。
ダクタンスＧ１７１が圧縮され、高出力で高効率な動作
が困難であることが判ってきた。Ｇｍの圧縮とは低電流
域でＧｍが小さくなって利得が小さくなると云うことで
、これはピンチオフ電圧に近づくに従ってチャネル領域
の直列抵抗が増加するためであることが確認された。即
ち、動作層の曲折によると考えられる。
本発明はこのような問題点の改善、即ち、飽和電流のバ
ラツキを減少させ、更に、ピンチオフ電圧近傍における
相互コンダクタンスＧｍの改善を図ることを目的とした
化合物半導体装置の製造方法を提案するものである。
ラツキを減少させ、更に、ピンチオフ電圧近傍における
相互コンダクタンスＧｍの改善を図ることを目的とした
化合物半導体装置の製造方法を提案するものである。
［課題を解決するための手段］
その課題は、第１図（ａ）、 （ｂ）に示す原理図のよ
うに、化合物半導体基板２１上にリセス部２９を形成し
、該リセス部にイオン透過マスク３１を被着して、表面
を平坦にする工程、 次いで、不純物イオンを注入して均一な深さをもった動
作層２３を形成する工程、 次いで、前記イオン透過マスク３１を除去し、前記リセ
ス部２９にゲート電極３０を形成する工程が含まれる製
造方法によって達成される。
うに、化合物半導体基板２１上にリセス部２９を形成し
、該リセス部にイオン透過マスク３１を被着して、表面
を平坦にする工程、 次いで、不純物イオンを注入して均一な深さをもった動
作層２３を形成する工程、 次いで、前記イオン透過マスク３１を除去し、前記リセ
ス部２９にゲート電極３０を形成する工程が含まれる製
造方法によって達成される。
［作用〕
即ち、本発明は予めリセスを形成するが、その時のマス
クはサブミクロンのゲート窓ではな（、開口部の大きい
リセス専用マスクでエツチングするため、リセス形状の
バラツキが少なく、再現性も良い。そのリセスにイオン
透過マスクを被着して表面を平坦化する。このイオン透
過マスクとは、注入イオンに対して化合物半導体基板と
同じ透過性をもつ材料のマスクで、従って、不純物イオ
ンを注入すると、リセス部も含めて全面に均一な深さを
もった動作層が形成される。且つ、そのようにリセス部
を予め形成すると、リセス深さに応じてイオン注入条件
を変化させてリセス形状とチャネルの濃度及び厚さなど
の組合せを変えることができ、デバイス特性を均一にし
、歩留を高めて特性の改善を図ることができる。
クはサブミクロンのゲート窓ではな（、開口部の大きい
リセス専用マスクでエツチングするため、リセス形状の
バラツキが少なく、再現性も良い。そのリセスにイオン
透過マスクを被着して表面を平坦化する。このイオン透
過マスクとは、注入イオンに対して化合物半導体基板と
同じ透過性をもつ材料のマスクで、従って、不純物イオ
ンを注入すると、リセス部も含めて全面に均一な深さを
もった動作層が形成される。且つ、そのようにリセス部
を予め形成すると、リセス深さに応じてイオン注入条件
を変化させてリセス形状とチャネルの濃度及び厚さなど
の組合せを変えることができ、デバイス特性を均一にし
、歩留を高めて特性の改善を図ることができる。
［実施例〕
以下、図面を参照して実施例によって詳細に説明する。
第２図（ａｌ〜（ｋｌは本発明にかかる製造方法の工程
順断面図を示しており、順を追って説明する。
順断面図を示しており、順を追って説明する。
第１図＋ａｌ参照；まず、Ｓ ｌ−ＧａＡｓ基板２１上
にリセス形成部を開口したレジスト膜マスク２２を形成
し、ＨＦ、Ｈ２Ｏ２，Ｈ２Ｏの混合希釈液を用いてウェ
ットエツチングしてリセス部２９（深さ０．１〜０゜２
μｍ）を形成する。
にリセス形成部を開口したレジスト膜マスク２２を形成
し、ＨＦ、Ｈ２Ｏ２，Ｈ２Ｏの混合希釈液を用いてウェ
ットエツチングしてリセス部２９（深さ０．１〜０゜２
μｍ）を形成する。
第１図（ｂｌ参照；次いで、レジスト膜マスク２２を剥
離した後、プラズマ気相成長法によって５ｉＮ（窒化シ
リコン）膜３１（イオン透過マスク）を成長してリセス
部２９を埋没させて平坦にする。
離した後、プラズマ気相成長法によって５ｉＮ（窒化シ
リコン）膜３１（イオン透過マスク）を成長してリセス
部２９を埋没させて平坦にする。
第１図（Ｃ）参照；次いで、リセス部２９上の凹部に平
坦化埋込み法によってレジスト膜マスク２４を埋め込み
、露出した５ｉＮＩＱ３１をドライエツチングして除去
する。そうすると、リセス部２９のみレジスト膜マスク
２４で埋め込まれた平坦な表面が得られる。
坦化埋込み法によってレジスト膜マスク２４を埋め込み
、露出した５ｉＮＩＱ３１をドライエツチングして除去
する。そうすると、リセス部２９のみレジスト膜マスク
２４で埋め込まれた平坦な表面が得られる。
第１図（ｄｌ参照：次いで、レジスト膜マスク２４を除
去し、シリコンイオンを注入してｎ −ＧａＡｓ動作層
２３を形成する。そうすると、ＳｉＮ膜３１も５ｒ−Ｇ
ａＡｓ基板２１と同程度にイオン注入されて、リセス部
も含め均一な深さをもった動作層２３が形成される。
去し、シリコンイオンを注入してｎ −ＧａＡｓ動作層
２３を形成する。そうすると、ＳｉＮ膜３１も５ｒ−Ｇ
ａＡｓ基板２１と同程度にイオン注入されて、リセス部
も含め均一な深さをもった動作層２３が形成される。
第１図（ｅ）参照；次いで、動作層部分を被覆するレジ
スト膜マスク２８を形成し、高濃度にシリコンイオンを
注入してｎ”−ＧａＡｓコンタクト層２５を形成する。
スト膜マスク２８を形成し、高濃度にシリコンイオンを
注入してｎ”−ＧａＡｓコンタクト層２５を形成する。
第１図（ｆｌ参照；次いで、レジスト膜マスク２８を除
去し、砒素（Ａｓ）雰囲気中で８５０℃、３０分間の熱
処理をおこなって上記の動作層、コンタクト層を画定し
、更に、リセス部２９上のＳｉＮ膜３１をエツチング除
去する。
去し、砒素（Ａｓ）雰囲気中で８５０℃、３０分間の熱
処理をおこなって上記の動作層、コンタクト層を画定し
、更に、リセス部２９上のＳｉＮ膜３１をエツチング除
去する。
第１図（ｇ）参照；次いで、ＣＶＤ法によって５ｉ０２
膜２６（膜厚５０００人程度１を被着し、その上にレジ
スト膜マスク３２を被覆する。このレジスト膜マスク３
２はオーミック電極形成部分を窓開けするためのマスク
である。
膜２６（膜厚５０００人程度１を被着し、その上にレジ
スト膜マスク３２を被覆する。このレジスト膜マスク３
２はオーミック電極形成部分を窓開けするためのマスク
である。
第１図（ｈｌ参照；次いで、そのレジスト膜マスク３２
を用いて５ｉ０２膜２６をウェットエツチングして電極
形成部分を窓開けし、ｎ” ＧａＡｓコンタクト層２
５を露出させた後、レジスト膜マスク３２の上からソー
ス・ドレイン電極となるへｕＧｅ／Ｎｉ／へＵ膜２７（
膜厚４００人／１００人／４０００人）を蒸着法によっ
て被着する。
を用いて５ｉ０２膜２６をウェットエツチングして電極
形成部分を窓開けし、ｎ” ＧａＡｓコンタクト層２
５を露出させた後、レジスト膜マスク３２の上からソー
ス・ドレイン電極となるへｕＧｅ／Ｎｉ／へＵ膜２７（
膜厚４００人／１００人／４０００人）を蒸着法によっ
て被着する。
第１図（１）参照；次いで、レジスト膜マスク３２を除
去し、リフトオフ法によって余分のＡｕＧｅ ／ Ｎ
ｉ ／ Ａｕ膜２７を取り去って、ソース・ドレイン電
極２７を形成した後、次にゲート電極形成部分のみ窓開
けしたレジスト膜マスク３３を被着する。
去し、リフトオフ法によって余分のＡｕＧｅ ／ Ｎ
ｉ ／ Ａｕ膜２７を取り去って、ソース・ドレイン電
極２７を形成した後、次にゲート電極形成部分のみ窓開
けしたレジスト膜マスク３３を被着する。
第１図（ｊ）参照；次いで、レジスト膜マスク３３を保
護膜にして５ｉ０２膜２６をウェットエツチングして電
極形成部分を窓開けする。この時、サイドエツチングを
進行させてリセス部を露出させる。更に、レジスト膜マ
スク３３の上からアルミニウム膜（膜厚７０００人程度
程度３０を蒸着する。
護膜にして５ｉ０２膜２６をウェットエツチングして電
極形成部分を窓開けする。この時、サイドエツチングを
進行させてリセス部を露出させる。更に、レジスト膜マ
スク３３の上からアルミニウム膜（膜厚７０００人程度
程度３０を蒸着する。
第１図（ｋ）参照；次いで、リフトオフ法によってしシ
スト膜マスク３３を除去して余分のアルミニウム膜３０
を取り去り、アルミニウムからなるゲート電極３０を形
成し、更に、全面にパッシベーション膜３４を被覆して
保護し仕上げる。
スト膜マスク３３を除去して余分のアルミニウム膜３０
を取り去り、アルミニウムからなるゲート電極３０を形
成し、更に、全面にパッシベーション膜３４を被覆して
保護し仕上げる。
上記のような形成法によれば、ｎ −ＧａＡｓ動作層２
３を形成する際、イオン透過マスクの存在のためにリセ
ス部を含めて均一な深さの動作層が形成できる。従って
、リセス部での動作層の曲がりがなくなり、ピンチオフ
電圧に近づいても直列抵抗の増加が軽減され、相互コン
リフタンス０ｍ特性が著しく改善される。且つ、リセス
部を最初に形成する製造方法であるから、リセス深さの
変化に応じて動作層のイオン注入条件を変え、動作層の
深さ、不純物濃度を制御することができる。そのため、
デバイス特性を均一に調整できて、歩留および品質の向
上に役立つ。
３を形成する際、イオン透過マスクの存在のためにリセ
ス部を含めて均一な深さの動作層が形成できる。従って
、リセス部での動作層の曲がりがなくなり、ピンチオフ
電圧に近づいても直列抵抗の増加が軽減され、相互コン
リフタンス０ｍ特性が著しく改善される。且つ、リセス
部を最初に形成する製造方法であるから、リセス深さの
変化に応じて動作層のイオン注入条件を変え、動作層の
深さ、不純物濃度を制御することができる。そのため、
デバイス特性を均一に調整できて、歩留および品質の向
上に役立つ。
なお、上記実施例はイオン透過マスクとしてＳｉＮ膜を
使用した例であるが、その他の材料、例えば、ＳｉＯ膜
などを使用しても良い。
使用した例であるが、その他の材料、例えば、ＳｉＯ膜
などを使用しても良い。
また、本発明はＭＥＳＦＥＴの他、ＨＥＭＴ （高電子
移動度トランジスタ）にも適用できることは当然である
。
移動度トランジスタ）にも適用できることは当然である
。
［発明の効果］
以上の実施例の説明から明らかなように、本発明によれ
ばＧｍの改善など好特性をもったデバイスが得られ、歩
留および品質の向上に顕著に寄与するものである。
ばＧｍの改善など好特性をもったデバイスが得られ、歩
留および品質の向上に顕著に寄与するものである。
第１図は原理図、
第２図（ａ）〜（ｋｌは本発明にかかる形成方法の工程
順断面図、 第３図（ａ）〜（ｅ）は従来の形成方法の工程１唾断面
図、第４図（ａ）、 （ｂ）は従来の他の形成方法の工
程順断面図である。 図において、 ２１は化合物半導体基板、又はＳ Ｉ −ＧａＡｓ基板
、２３は動作層、又はｎ −ＧａＡｓ動作層、２９はリ
セス部、 ３０はゲート電極、又はアルミニウム膜、３１はイオン
透過マスク、又は５ｉＮｌ］ｉ、２５はｎ”−ＧａＡｓ
コンタクト層、 ２６は５ｉ０２膜、 ２７はＡｕＧｅ／ Ｎｉ／ Ａｕからなるソース・ドレ
イン電極、２２、２４．２８．３２．３３はレジスト膜
マスク、３４はパッシベーション膜 を示している。 ３１４才〉ム息７ズ７ ３０デ°−ト霞り反 （ｎ ヤ 理 ■ 第１λ 第 図 （イの１） ４１発０月ｌ；か）５ｆｆ多Ａ、ｆヌとめニオ芋！ｊ々
度牟Ａｂ口第 ２ 図 （ヤめ３ン 第 図 ド
順断面図、 第３図（ａ）〜（ｅ）は従来の形成方法の工程１唾断面
図、第４図（ａ）、 （ｂ）は従来の他の形成方法の工
程順断面図である。 図において、 ２１は化合物半導体基板、又はＳ Ｉ −ＧａＡｓ基板
、２３は動作層、又はｎ −ＧａＡｓ動作層、２９はリ
セス部、 ３０はゲート電極、又はアルミニウム膜、３１はイオン
透過マスク、又は５ｉＮｌ］ｉ、２５はｎ”−ＧａＡｓ
コンタクト層、 ２６は５ｉ０２膜、 ２７はＡｕＧｅ／ Ｎｉ／ Ａｕからなるソース・ドレ
イン電極、２２、２４．２８．３２．３３はレジスト膜
マスク、３４はパッシベーション膜 を示している。 ３１４才〉ム息７ズ７ ３０デ°−ト霞り反 （ｎ ヤ 理 ■ 第１λ 第 図 （イの１） ４１発０月ｌ；か）５ｆｆ多Ａ、ｆヌとめニオ芋！ｊ々
度牟Ａｂ口第 ２ 図 （ヤめ３ン 第 図 ド
Claims (1)
- 【特許請求の範囲】 化合物半導体基板上にリセス部を形成し、該リセス部に
イオン透過マスクを被着して、表面を平坦にする工程、 次いで、不純物イオンを注入して均一な深さをもつた動
作層を形成する工程、 次いで、前記イオン透過マスクを除去し、前記リセス部
にゲート電極を形成する工程が含まれてなることを特徴
とする化合物半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213319A JP2682043B2 (ja) | 1988-08-26 | 1988-08-26 | 化合物半導体装置の製造方法 |
| DE68914909T DE68914909D1 (de) | 1988-08-26 | 1989-08-11 | Verfahren zur Herstellung eines Transistors mit versenktem Gate. |
| EP89114882A EP0355619B1 (en) | 1988-08-26 | 1989-08-11 | Method of producing a recessed gate transistor |
| US07/397,886 US4910157A (en) | 1988-08-26 | 1989-08-23 | Method of producing recessed gate of MESFET in compound semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213319A JP2682043B2 (ja) | 1988-08-26 | 1988-08-26 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0262053A true JPH0262053A (ja) | 1990-03-01 |
| JP2682043B2 JP2682043B2 (ja) | 1997-11-26 |
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