JPS61199641A - 化合物半導体素子の製造方法 - Google Patents
化合物半導体素子の製造方法Info
- Publication number
- JPS61199641A JPS61199641A JP60040130A JP4013085A JPS61199641A JP S61199641 A JPS61199641 A JP S61199641A JP 60040130 A JP60040130 A JP 60040130A JP 4013085 A JP4013085 A JP 4013085A JP S61199641 A JPS61199641 A JP S61199641A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- heat treatment
- layer
- film
- atmosphere
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/90—Thermal treatments, e.g. annealing or sintering
- H10P95/904—Thermal treatments, e.g. annealing or sintering of Group III-V semiconductors
Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は化合物半導体素子の製造方法、特に化合物半
導体素子に用いる基板の熱処理方法に関する。
導体素子に用いる基板の熱処理方法に関する。
（従来の技術）
半導体ディバイスの超高速化、超高機能化或いはディバ
イスの高集積化に最適な化合物半導体として、従来から
■−ｖ族化合物半導体が注目され開発が進められてきた
。これら化合物半導体素子の一例として、 ＧａＡｓシ
ョットキゲート電界効果トランジスタとか、ＧａＡｓ発
光ダイオードとか、ＧａＡｓ半導体レーザとか其の他の
種々のディバイスが実用化されている・ これらの素子を製造するに当り、基板に能動素子を作り
込む場合や、基板上にＭＯＣＶＤ法、 ＭＢＥ法或いは
ＬＰＥ法等によりエピタキシャル層を成長させこのエピ
タキシャル層に能動素子を作り込む場合もある。いずれ
の場合も、基板結晶の転位（Ｄｉｓｌｏｃａｔｉｏｎ）
が存在するとしきい値電圧が変動し、素子特性が低下す
るので、転位の少ない或いは転位が無い基板結晶が望ま
れている。
イスの高集積化に最適な化合物半導体として、従来から
■−ｖ族化合物半導体が注目され開発が進められてきた
。これら化合物半導体素子の一例として、 ＧａＡｓシ
ョットキゲート電界効果トランジスタとか、ＧａＡｓ発
光ダイオードとか、ＧａＡｓ半導体レーザとか其の他の
種々のディバイスが実用化されている・ これらの素子を製造するに当り、基板に能動素子を作り
込む場合や、基板上にＭＯＣＶＤ法、 ＭＢＥ法或いは
ＬＰＥ法等によりエピタキシャル層を成長させこのエピ
タキシャル層に能動素子を作り込む場合もある。いずれ
の場合も、基板結晶の転位（Ｄｉｓｌｏｃａｔｉｏｎ）
が存在するとしきい値電圧が変動し、素子特性が低下す
るので、転位の少ない或いは転位が無い基板結晶が望ま
れている。
文献（ｒ ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＭ
ＥＬＥＣＴＲＯＭＤＥＶＩＣＥＳ Ｊ ＥＤ−３１、
（１３） 、 ＪＵＮ！（１９８４）） ニ、 ＬＥＣ
（Ｌｉｑｕｉｄ Ｅｎｃａｐｓｕｌａｔｅｄ Ｃｚｏｃ
ｈｒａｌｓｋｉ） ＧａＡｓ基板をＮ２雰囲気中でアニ
ールを行ない、この基板を用いてＭＥＳＦＥＴを作成し
た場合、この基板結晶の転位がどのような密度分布とな
っていたかの実験結果が報告されている。この実験では
、転位密度をエッチビット密度（ｅｔｃｈ ｐｉｔ ｄ
ｅｎｓｉｔｙ （−ＥＰＤ）、以下単にエッチピットと
も称する）分布として調べたものである。この実験結果
により、ＥＰＤは、第５図に示すように１円形基板の径
方向に基板中心をほぼ中心としたＷ型の分布をしている
ため、この基板を用いて得られたＦＥＴのしきい値電圧
の面内分布はＥＰＤ分布に対応してＭ型に分布すること
が分かり、しきい値電圧の分散がＥＰＤと相関すること
が確認された。
ＥＬＥＣＴＲＯＭＤＥＶＩＣＥＳ Ｊ ＥＤ−３１、
（１３） 、 ＪＵＮ！（１９８４）） ニ、 ＬＥＣ
（Ｌｉｑｕｉｄ Ｅｎｃａｐｓｕｌａｔｅｄ Ｃｚｏｃ
ｈｒａｌｓｋｉ） ＧａＡｓ基板をＮ２雰囲気中でアニ
ールを行ない、この基板を用いてＭＥＳＦＥＴを作成し
た場合、この基板結晶の転位がどのような密度分布とな
っていたかの実験結果が報告されている。この実験では
、転位密度をエッチビット密度（ｅｔｃｈ ｐｉｔ ｄ
ｅｎｓｉｔｙ （−ＥＰＤ）、以下単にエッチピットと
も称する）分布として調べたものである。この実験結果
により、ＥＰＤは、第５図に示すように１円形基板の径
方向に基板中心をほぼ中心としたＷ型の分布をしている
ため、この基板を用いて得られたＦＥＴのしきい値電圧
の面内分布はＥＰＤ分布に対応してＭ型に分布すること
が分かり、しきい値電圧の分散がＥＰＤと相関すること
が確認された。
（発明が解決しようとする問題点）
このように、従来市販されているＬＥＣＧａＡｓ基板を
用いてＭＥＳ ＦＥＴを作成する場合、Ｎ２雰囲気中で
７ニールを行っているため、転位の表面濃度を減少させ
ることが出来ず、しきい値電圧の均一な面内分布が得ら
れないという問題点があった。
用いてＭＥＳ ＦＥＴを作成する場合、Ｎ２雰囲気中で
７ニールを行っているため、転位の表面濃度を減少させ
ることが出来ず、しきい値電圧の均一な面内分布が得ら
れないという問題点があった。
さらに、 ＧａＡｓ発光ダイオードとか、レーザダイオ
ードを作製する場合には、基板上にハライド系ＶＰＥ法
、ＭＯＣＶＤ法、 ＩＲＥ法などによって高純度に形成
したエピタキシャル成長層に下地の基板面から転位が伝
播するため、これら半導体素子の寿命が短かったり、或
いは製造歩留まりが低い等といった欠点がある。これが
ため、高価な低転位濃度基板を用いて、その上にエピタ
キシャル成長層を形成する必要があったため、製造単価
が高くなり、経済性の点で問題があった。
ードを作製する場合には、基板上にハライド系ＶＰＥ法
、ＭＯＣＶＤ法、 ＩＲＥ法などによって高純度に形成
したエピタキシャル成長層に下地の基板面から転位が伝
播するため、これら半導体素子の寿命が短かったり、或
いは製造歩留まりが低い等といった欠点がある。これが
ため、高価な低転位濃度基板を用いて、その上にエピタ
キシャル成長層を形成する必要があったため、製造単価
が高くなり、経済性の点で問題があった。
そこで、この出願の発明者等は、しきい値電圧の分散を
小さくするために、低転位基板や無転位基板の開発が必
要であるという認識の下に、多くの実験を重ねたところ
、Ｉ−Ｖ族二元化合物半導体素子を製造する場合、基板
の熱処理を基板材料と関連するガス雰囲気中で行うと、
基板表面の転位密度を低減させ、かつ、均一に分布させ
ることが出来、その結果、この基板を使用してＭＥＳ
ＦＥＴを製造すると、しきい値電圧の面内分布を均一に
することが出来ることを発見した。この事実は、基板中
に含まれる転位の表面密度や、しきい値電圧の面内分布
が熱処理方法に依存していることを意味している。
小さくするために、低転位基板や無転位基板の開発が必
要であるという認識の下に、多くの実験を重ねたところ
、Ｉ−Ｖ族二元化合物半導体素子を製造する場合、基板
の熱処理を基板材料と関連するガス雰囲気中で行うと、
基板表面の転位密度を低減させ、かつ、均一に分布させ
ることが出来、その結果、この基板を使用してＭＥＳ
ＦＥＴを製造すると、しきい値電圧の面内分布を均一に
することが出来ることを発見した。この事実は、基板中
に含まれる転位の表面密度や、しきい値電圧の面内分布
が熱処理方法に依存していることを意味している。
従って、この発明の目的は、基板表面のエッチピットと
呼ばれる転位の表面密度を減少させると共に、この密度
を均一に分布させる熱処理工程を含む■−ｖ族二元化合
物半導体素子の製造方法を提供することにある。
呼ばれる転位の表面密度を減少させると共に、この密度
を均一に分布させる熱処理工程を含む■−ｖ族二元化合
物半導体素子の製造方法を提供することにある。
（問題点を解決するための手段）
この目的の達成を図るため、この発明によれば、■−■
族の二元化合物の半導体素子を製造するに当り、 基板結晶の転位密度を減少させるための熱処理をいずれ
か一方の元素の雰囲気中で行うことを特徴とする。
族の二元化合物の半導体素子を製造するに当り、 基板結晶の転位密度を減少させるための熱処理をいずれ
か一方の元素の雰囲気中で行うことを特徴とする。
この発明の実施に当っては、熱処理を基板に保護１１Ｑ
を設けずに或いは該保護膜を設けて行うのが好適である
。
を設けずに或いは該保護膜を設けて行うのが好適である
。
この発明の実施に当っては、基板に能動領域を作り込む
場合、この熱処理は基板に最初の不純物イオンを注入す
る前に行うのが好適である。
場合、この熱処理は基板に最初の不純物イオンを注入す
る前に行うのが好適である。
さらに、この発明の実施に当っては、基板に能動領域を
作り込む場合、この熱処理は基板に不純物イオンを注入
した後の活性化アニールとして行うのが好適である。
作り込む場合、この熱処理は基板に不純物イオンを注入
した後の活性化アニールとして行うのが好適である。
さらに、この発明の好適実施例によれば、基板上に形成
したエピタキシャル層に能動領域を作り込む場合には、
このエピタキシャル層を形成する前にこの熱処理を行う
ことが□出来る。
したエピタキシャル層に能動領域を作り込む場合には、
このエピタキシャル層を形成する前にこの熱処理を行う
ことが□出来る。
さらに、この発明の好適実施例によれば、基板をＧａＡ
ｓ基板とし、一方の元素の雰囲気を砒素（Ａｓ）雰囲気
とすることが出来る。
ｓ基板とし、一方の元素の雰囲気を砒素（Ａｓ）雰囲気
とすることが出来る。
（作用）
このように、Ｎ−Ｖ族二元化合物半導体基板を、イオン
注入前の工程で或いはイオン注入後の活性下のための７
ニールエ程として、二元元素のいずれか一方の元素の雰
囲気中で熱処理を行うので、基板表面の露出面及び基板
表面から数ＩＬＩ＋の深さまで分布する転位を確実に減
少させ、かつ。
注入前の工程で或いはイオン注入後の活性下のための７
ニールエ程として、二元元素のいずれか一方の元素の雰
囲気中で熱処理を行うので、基板表面の露出面及び基板
表面から数ＩＬＩ＋の深さまで分布する転位を確実に減
少させ、かつ。
この転位分布を確実に均一にすることが出来る。
さらに、このようにして得られた基板はエッチピット密
度が小さくかつその分布も均一であるので、この基板上
にＭＯＣＶＤ法、にＢＥ法或いはＬＰＥ法によってエピ
タキシャル成長層を形成しても、このエビ層も転位の少
ない層となり、この層は半導体レーザダイオードや１発
光ダイオードに好適となる。
度が小さくかつその分布も均一であるので、この基板上
にＭＯＣＶＤ法、にＢＥ法或いはＬＰＥ法によってエピ
タキシャル成長層を形成しても、このエビ層も転位の少
ない層となり、この層は半導体レーザダイオードや１発
光ダイオードに好適となる。
（実施例）
以下１図面を参照して、この発明の実施例につき説明す
る。
る。
尚、この実施例では一例としてＩ−Ｖ族二元化合物半導
体としてとしてＧａＡｓ半導体につき説明する。また、
一方の元素の雰囲気を砒素（Ａｓ）圧雰囲気として説明
する。
体としてとしてＧａＡｓ半導体につき説明する。また、
一方の元素の雰囲気を砒素（Ａｓ）圧雰囲気として説明
する。
第１図（Ａ）〜（Ｆ）はこの発明の詳細な説明するため
の工程図で、各図は製造工程段階でのウェハの状態を概
略的に示す断面図である。
の工程図で、各図は製造工程段階でのウェハの状態を概
略的に示す断面図である。
まず、第１図（Ａ）に示すように、通常、市販されてい
る半絶縁性ＬＥＧ ＧａＡｓ半導体基板（ＥＰＤ ＝１
０４〜１０５／ｃ厘２）１に不純物イオンとしてＳｉイ
オンを、注入エネルギー８０ＫｅＶ 、 ドーズ量１
．４×１０” ／ ｃｍ２の条件で、イオン注入し、３
層２を形成する。
る半絶縁性ＬＥＧ ＧａＡｓ半導体基板（ＥＰＤ ＝１
０４〜１０５／ｃ厘２）１に不純物イオンとしてＳｉイ
オンを、注入エネルギー８０ＫｅＶ 、 ドーズ量１
．４×１０” ／ ｃｍ２の条件で、イオン注入し、３
層２を形成する。
次に、第１図（Ｂ）に示すように、１層２上に保護膜３
としての５ｉ０７膜を、デボ温度を３００℃として減圧
ＣＶＤ法により、ＩＧＯＯＡ程度の膜厚で積層し、続い
てＡＳ圧雰囲気中で８００℃で２０分程度の熱処理で活
性化アニールを行う。
としての５ｉ０７膜を、デボ温度を３００℃として減圧
ＣＶＤ法により、ＩＧＯＯＡ程度の膜厚で積層し、続い
てＡＳ圧雰囲気中で８００℃で２０分程度の熱処理で活
性化アニールを行う。
次に、このＳ ｉ０２膜３を除去し、第１図（Ｃ）に示
すように、３層２が形成された基板全面上にＷ−ｍ膜４
を１００ＯＡ程度の膜厚でスパッタ形成し、このＷ−Ａ
Ｑ膜膜上上Ｔｉ／Ｎｉ層パターン５を３００ＯＡ程度の
厚みにリフトオフ形成する。
すように、３層２が形成された基板全面上にＷ−ｍ膜４
を１００ＯＡ程度の膜厚でスパッタ形成し、このＷ−Ａ
Ｑ膜膜上上Ｔｉ／Ｎｉ層パターン５を３００ＯＡ程度の
厚みにリフトオフ形成する。
次に、第１図（Ｄ）に示すように、Ｔｉ／旧暦パターン
５をエツチングマスクとして用いてＷ−ＡＯＯ１２プラ
ズマエツチングし、このエツチングで残存したＷ−ＡＱ
膜からなる’Ｗ−ＡＱゲート６を形成する。然る後、Ｔ
ｉ／Ｎｉ層パターン５をマスクとして用いて不純物イオ
ンであるＳｉを、注入エネルギー１００ＫｅＶかつドー
ズ量１．５ Ｘ １’Ｏ′３／ ｃｍ２として、イオン
注入して１層７を形成する。
５をエツチングマスクとして用いてＷ−ＡＯＯ１２プラ
ズマエツチングし、このエツチングで残存したＷ−ＡＱ
膜からなる’Ｗ−ＡＱゲート６を形成する。然る後、Ｔ
ｉ／Ｎｉ層パターン５をマスクとして用いて不純物イオ
ンであるＳｉを、注入エネルギー１００ＫｅＶかつドー
ズ量１．５ Ｘ １’Ｏ′３／ ｃｍ２として、イオン
注入して１層７を形成する。
次に、第１図（Ｅ）に示すように、Ｔｉ／Ｘｉ層パター
ン５を除去した後、 Ａｓ圧雰囲気中で８００℃の温度
で２０分程度の熱処理で活性化アニールを行う。
ン５を除去した後、 Ａｓ圧雰囲気中で８００℃の温度
で２０分程度の熱処理で活性化アニールを行う。
この活性化により図示のようにゲート６の両側に得られ
た二つの１層７はソース及びドレイン領域を形成し、こ
れら領域７間の３層２がチャネル領域を形成する。
た二つの１層７はソース及びドレイン領域を形成し、こ
れら領域７間の３層２がチャネル領域を形成する。
次に、第１図（Ｆ）に示すように、を層７上にＡｕＧｅ
／Ｎｉ／Ａｕを選択的に積層しオーミック電極８及び９
を形成し、これらをソース及びドレイン電極として、Ｇ
ａＡｓ ＭＥＳ ＦＥＴを完成する。
／Ｎｉ／Ａｕを選択的に積層しオーミック電極８及び９
を形成し、これらをソース及びドレイン電極として、Ｇ
ａＡｓ ＭＥＳ ＦＥＴを完成する。
このようにして形成したＦＥＴと、３層２及び１層７を
砒素圧を印加しないでアニールして得られたＦＥＴとに
関して、しきい値電圧の面内分布の比較を行うことによ
り、砒素圧印加の７ニール法の有効性を検討した。
砒素圧を印加しないでアニールして得られたＦＥＴとに
関して、しきい値電圧の面内分布の比較を行うことによ
り、砒素圧印加の７ニール法の有効性を検討した。
第２図（Ａ）及び（Ｂ）はアンドープＬＥＣＧａＡｓ基
□板の（１００）面に対し、砒素雰囲気の有無及び５ｉ
０２保護膜の有無の条件下で熱処理を行った結果を、横
軸に基板の径方向を取り、縦軸に［１００１方向の転位
密度（ＥＰＤ）を取ってそれぞれ示した転位密度で４０
分間行い、３５０℃の温度の腐食液例えばＫＯＨにより
約３ル謹エツチングした後、ＥＰＤを測定した。
□板の（１００）面に対し、砒素雰囲気の有無及び５ｉ
０２保護膜の有無の条件下で熱処理を行った結果を、横
軸に基板の径方向を取り、縦軸に［１００１方向の転位
密度（ＥＰＤ）を取ってそれぞれ示した転位密度で４０
分間行い、３５０℃の温度の腐食液例えばＫＯＨにより
約３ル謹エツチングした後、ＥＰＤを測定した。
先ず、第２図（Ａ）に示すように、ｔｏｏｏ Ａの厚さ
の５ｉ０２保護膜を設けＨ２／Ａｔ雰囲気中で、熱処理
を行った場合（破線で示す）には、熱処理前（実線で示
す）と比較してＥＰＤの径方向分布は変化せず、Ｗ型置
布をしていることが分かる。
の５ｉ０２保護膜を設けＨ２／Ａｔ雰囲気中で、熱処理
を行った場合（破線で示す）には、熱処理前（実線で示
す）と比較してＥＰＤの径方向分布は変化せず、Ｗ型置
布をしていることが分かる。
しかしながら、第２図（Ｂ）に示すように、Ｈ２／Ａｒ
／ ＡｓＨ３ＣＰＡｓＨ３＝２Ｔｏｒｒ）の雰囲気中で
熱処理を行った場合には、保護膜の有無（保護膜有りの
場合を破線で示し、保護膜無しの場合を実線で示す）に
関係なく、熱処理前と比較して全体的にＥＰＤが減少し
、特に、中心部のＥＰＤが顕著に減少して均一に分布し
ていることが分かる。
／ ＡｓＨ３ＣＰＡｓＨ３＝２Ｔｏｒｒ）の雰囲気中で
熱処理を行った場合には、保護膜の有無（保護膜有りの
場合を破線で示し、保護膜無しの場合を実線で示す）に
関係なく、熱処理前と比較して全体的にＥＰＤが減少し
、特に、中心部のＥＰＤが顕著に減少して均一に分布し
ていることが分かる。
第３図（Ａ）〜（Ｄ）は上述した熱処理を行う前後での
エッチビットの顕微鏡写真の主要部分を模写した線図で
ある。（Ａ）は熱処理前の状態を示し。
エッチビットの顕微鏡写真の主要部分を模写した線図で
ある。（Ａ）は熱処理前の状態を示し。
（Ｂ）は１００ＯＡの５ｉ０２保護膜を付け、Ｈ２／Ａ
ｒ雰囲気中で熱処理を行った場合の状態を示し、（Ｃ）
は保護膜無しでＨ２／ Ａｒ／ ＡｓＨ３の雰囲気中で
熱処理を行った場合の状態を示し、（Ｄ）は１００ＯＡ
の５ｉ０２保護膜を付け、Ｈ２／ Ａｒ／ ＡｓＨｓの
雰囲気中で熱処理を行った場合の状態を示す、尚、参考
のため、（Ａ）図に１０μｍの距離を示しておく。
ｒ雰囲気中で熱処理を行った場合の状態を示し、（Ｃ）
は保護膜無しでＨ２／ Ａｒ／ ＡｓＨ３の雰囲気中で
熱処理を行った場合の状態を示し、（Ｄ）は１００ＯＡ
の５ｉ０２保護膜を付け、Ｈ２／ Ａｒ／ ＡｓＨｓの
雰囲気中で熱処理を行った場合の状態を示す、尚、参考
のため、（Ａ）図に１０μｍの距離を示しておく。
第３図（Ａ）〜（０）から明らかなように、 ５ｉ０
２保護膜の有無のいかんにかかわらず、砒素雰囲気中で
熱処理を行った場合（同図ＣＧ＞及び（Ｄ））にのみ、
エッチビット（代表して１１で示す）は熱処理前（同図
（Ａ））のエッチビットと比較して半分以下の大きさと
なっていることが分かる。エッチビットが小さくなる事
実は、第２図（Ａ）及び（Ｂ）示したＥＰＤ分布からも
明らかなように、ＥＰＤが砒素雰囲気中で熱処理を受け
て減少することと対応すると考えられる。また、この図
はＧａＡｓ基板の表面から３終鶴の深さにおけるエッチ
ビット１１の状態を示しており、この深さにまで熱処理
の効果が及んでいることから、ＧａＡｓ基板表面から例
えば５０００Ａの深さく注入層の形成領域）の範囲まで
は、さらに低転位となっているものと考えられる。
２保護膜の有無のいかんにかかわらず、砒素雰囲気中で
熱処理を行った場合（同図ＣＧ＞及び（Ｄ））にのみ、
エッチビット（代表して１１で示す）は熱処理前（同図
（Ａ））のエッチビットと比較して半分以下の大きさと
なっていることが分かる。エッチビットが小さくなる事
実は、第２図（Ａ）及び（Ｂ）示したＥＰＤ分布からも
明らかなように、ＥＰＤが砒素雰囲気中で熱処理を受け
て減少することと対応すると考えられる。また、この図
はＧａＡｓ基板の表面から３終鶴の深さにおけるエッチ
ビット１１の状態を示しており、この深さにまで熱処理
の効果が及んでいることから、ＧａＡｓ基板表面から例
えば５０００Ａの深さく注入層の形成領域）の範囲まで
は、さらに低転位となっているものと考えられる。
上述した実験結果から明らかなように、 ＧａＡｓ基板
を砒素雰囲気中で、保護膜を設けずに、或いは、基板表
面に対し砒素圧を印加出来るような保、 護膜（例えば
、デポ温度３８０℃で減圧ＣＶＤ法により形成したＳ
ｉ０２膜）を設けて熱処理を行うことによって、基板表
面（イオン注入の領域）に露出した転位密度（エッチピ
ーｙ））を減少させることが出来ると共に、その分布を
均一化することが出来る。その結果、このような熱処理
を行って得られた基板を用いてＭＥＳ ＦＥＴを作製し
た場合、しきい値電圧の面内分布を均一にすることが期
待出来る。さらに、この基板上にエピタキシャル層を成
長させても、基板表面の転位密度が著しく低減している
ので、成長させたエピタキシャル層の転位も従来の場合
よりも著しく低減しかつ均一化することが期待出来る。
を砒素雰囲気中で、保護膜を設けずに、或いは、基板表
面に対し砒素圧を印加出来るような保、 護膜（例えば
、デポ温度３８０℃で減圧ＣＶＤ法により形成したＳ
ｉ０２膜）を設けて熱処理を行うことによって、基板表
面（イオン注入の領域）に露出した転位密度（エッチピ
ーｙ））を減少させることが出来ると共に、その分布を
均一化することが出来る。その結果、このような熱処理
を行って得られた基板を用いてＭＥＳ ＦＥＴを作製し
た場合、しきい値電圧の面内分布を均一にすることが期
待出来る。さらに、この基板上にエピタキシャル層を成
長させても、基板表面の転位密度が著しく低減している
ので、成長させたエピタキシャル層の転位も従来の場合
よりも著しく低減しかつ均一化することが期待出来る。
次に、このしきい値電圧の均一性についての実験結果に
つき説明する。
つき説明する。
第４図（Ａ）は砒素雰囲気を用いないＨ２／Ａｒ雰囲気
中で基板を熱処理し、及び、同図（Ｂ）は砒素雰囲気（
Ｈ２／ Ａｒ／ ＡｓＨｓ ）中で熱処理を行って、
ＭＥＳ ＦＥＴをそれぞれ作製した場合のしきい地竜圧
の分布状態を示す線図である。これら図において、ウェ
ハ面内での各点でのしきい値電圧の平均値からのバラツ
キを白丸印及び黒丸印で示し、白丸は平均値よりも低い
点を示し、黒丸は平均値よりも高い点を示し、さらに、
丸の大きさは平均値からのずれの大きさを示す、この実
験結果によれば、砒素雰囲気中で熱処理を行わなかった
基板では（第４図（Ａ））、しきい値電圧のバラツキＳ
は１０．１％と大きくなり、しかも、径方向のしきい値
電圧の分布もＷ型となっている。一方、砒素雰囲気中で
熱処理を行った場合には（第４図（Ｂ））、バラツキＳ
は２．８％と著しく低減し、しかも、Ｗ型の分布は見ら
れない、このように、砒素雰囲気中で熱処理を行うと、
前述したように、 ＥＰＤが減少し、かつ、均一に分布
することに起因して、しきい値電圧の面内分布が改善さ
れるものと考えられる。
中で基板を熱処理し、及び、同図（Ｂ）は砒素雰囲気（
Ｈ２／ Ａｒ／ ＡｓＨｓ ）中で熱処理を行って、
ＭＥＳ ＦＥＴをそれぞれ作製した場合のしきい地竜圧
の分布状態を示す線図である。これら図において、ウェ
ハ面内での各点でのしきい値電圧の平均値からのバラツ
キを白丸印及び黒丸印で示し、白丸は平均値よりも低い
点を示し、黒丸は平均値よりも高い点を示し、さらに、
丸の大きさは平均値からのずれの大きさを示す、この実
験結果によれば、砒素雰囲気中で熱処理を行わなかった
基板では（第４図（Ａ））、しきい値電圧のバラツキＳ
は１０．１％と大きくなり、しかも、径方向のしきい値
電圧の分布もＷ型となっている。一方、砒素雰囲気中で
熱処理を行った場合には（第４図（Ｂ））、バラツキＳ
は２．８％と著しく低減し、しかも、Ｗ型の分布は見ら
れない、このように、砒素雰囲気中で熱処理を行うと、
前述したように、 ＥＰＤが減少し、かつ、均一に分布
することに起因して、しきい値電圧の面内分布が改善さ
れるものと考えられる。
この発明は上述した実施例にのみ限定されるものではな
いこと明らかである。
いこと明らかである。
例えば、第２図に示す工程において、ｎ層２形成のため
のイオン注入の前に、 ＧａＡｓ基板１の表面に砒素圧
が印加される状態で、７００℃以上の温度で熱処理を行
い、その後に第１図（Ａ）以下の工程を実行してＧａＡ
ｓ ＭＥＳ ＦＥＴを作製しても良い、その場合には、
ｎ層２及びｔＲ７の活性化アニールは必ずしも砒素雰囲
気中で行う必要はない、イオン注入前にこのような熱処
理を行うと、この熱処理を長時間にわたり行えるので、
上述した実施例での熱処理の場合の転位密度よりもＧａ
Ａｓ基板ｌ基板面（イオン注入層形成領域）の転位密度
を一層低減させることが出来ると共に、その分布を一層
均一化することが出来る。従って、従来よりも非常に均
一なしきい値電圧の面内分布を得ることが期待出来る。
のイオン注入の前に、 ＧａＡｓ基板１の表面に砒素圧
が印加される状態で、７００℃以上の温度で熱処理を行
い、その後に第１図（Ａ）以下の工程を実行してＧａＡ
ｓ ＭＥＳ ＦＥＴを作製しても良い、その場合には、
ｎ層２及びｔＲ７の活性化アニールは必ずしも砒素雰囲
気中で行う必要はない、イオン注入前にこのような熱処
理を行うと、この熱処理を長時間にわたり行えるので、
上述した実施例での熱処理の場合の転位密度よりもＧａ
Ａｓ基板ｌ基板面（イオン注入層形成領域）の転位密度
を一層低減させることが出来ると共に、その分布を一層
均一化することが出来る。従って、従来よりも非常に均
一なしきい値電圧の面内分布を得ることが期待出来る。
さらに、上述した実施例では、ＧａＡｓ半導体素子とし
てその雰囲気を砒素雰囲気とした場合につき説明したが
、他方のＧａ雰囲気中で高温熱処理を行っても前述と同
様な効果を期待出来る。
てその雰囲気を砒素雰囲気とした場合につき説明したが
、他方のＧａ雰囲気中で高温熱処理を行っても前述と同
様な効果を期待出来る。
さらに、この発明はＩ−Ｖ族の他の二元化合物半導体に
適用することが出来ると共に、これを構成するいずれか
一方の元素雰囲気を用いて高温熱処理を行っても良い。
適用することが出来ると共に、これを構成するいずれか
一方の元素雰囲気を用いて高温熱処理を行っても良い。
さらに、前述したように、この熱処理を基板に最初にイ
オン注入する前に行っても良いし、イオン注入後の活性
化アニールとして行っても良いし、或いは、別個の工程
として行っても良い。
オン注入する前に行っても良いし、イオン注入後の活性
化アニールとして行っても良いし、或いは、別個の工程
として行っても良い。
（発明の効果）
上述した説明からも明らかなように、この発明の化合物
半導体素子の製造方法によれば、転位密度が少なく、し
かも、転位密度分布が均一の基板を容易かつ確実に得る
ことが出来るので、この方法を従来のＭＥＳ ＦＥＴの
製造工程中に取り入れることにより、従来よりも著しく
均一なしきい値電圧分布を得ることが出来る。従って多
数のＭＥＳ ＦＥＴからなる化合物半導体集積回路の製
造歩留まりを向上させることが出来る。
半導体素子の製造方法によれば、転位密度が少なく、し
かも、転位密度分布が均一の基板を容易かつ確実に得る
ことが出来るので、この方法を従来のＭＥＳ ＦＥＴの
製造工程中に取り入れることにより、従来よりも著しく
均一なしきい値電圧分布を得ることが出来る。従って多
数のＭＥＳ ＦＥＴからなる化合物半導体集積回路の製
造歩留まりを向上させることが出来る。
さらに、基板自体の転位密度を低減し、かつ、分布を均
一化するので、この基板上に成長させるエピタキシャル
層の転位密度も低減しかつその分布も均一化するので、
長寿命の発光素子や半導体レーザを歩留まり良く製造す
ることが出来る。
一化するので、この基板上に成長させるエピタキシャル
層の転位密度も低減しかつその分布も均一化するので、
長寿命の発光素子や半導体レーザを歩留まり良く製造す
ることが出来る。
第１図（Ａ）〜（Ｆ）はこの発明の化合物半導体素子の
製造方法を説明するための工程図、第２図（Ａ）及び（
Ｂ）はこの発明の説明に供するエッチビット分布を示す
曲線図、 第３図（Ａ）〜（Ｄ）はこの発明の説明に供するエッチ
ビットの状態を示す電子顕微鏡写真の模写図、 第４図（Ａ）及びＣＢ）はこの発明の説明に供する転位
分布状態を示す線図。 第５図は従来の転位分布状態を説明するための曲線図で
ある。 ｌ・・・半導体基板、 ２・・・ｎ層３・・・保護
膜、 ４・・・Ｗ−／ＩＩＱ膜５・・・Ｔｉ
／旧層パターン、６・・・Ｗ一層ゲート７・・・を層、
８．９・・・オーミック電極１１・・・
エッチピッチ。 第１図 ２ニア１層 ７：で漕 第１図 第５図 第３図 ｆ 口＝ Ｅ Ｐ Ｄ （ｘ １０’／ｃｎ’ ）〜 ぺ 偽 偽
５〜 へ 偽 へ ＥＰＤ（ｘｌＯ’／ｃｍす 〜 東 Ｃｈ へ Ｑ 〜 へ 偽 へ−Ｌ続ネ市正
書 昭和６１年５月２０１１ 特譜庁長官 ７賀 道部 殿 １ ・Ｊ覧件の表示 昭和６０年特許願０４０１３０
Ｓ）２発明の名称 化合物半導体素ｆ−の製造方法 ３補市をする者 ・１９件との関係 特許出願人 住所（〒−１０５） 東京都港区虎ノ門ｌｒ目７１％１２号 名称（０２９）沖電気［Ｘ株式会社 代表者 橋本 南海男 ４代理人 〒１７０ 廿（９８８）５５６３住所
東京都豊島区東池袋１丁目２０番地５池袋ホワイトハウ
スビル９０５号 氏名 （８５４１）弁理上 大 垣 孝５補＋Ｅ命令
の［ｌ＋［自発 ６補市の対象 明細書の発明の詳細な説明の欄及び図面７補ＩＩ：、の
内容 別紙の通り （１）、明ＭＢＳの第３頁第９行のｒ （ＤｉＳｌｏｃ
ａｔｉｏｎ）が存在」をｒ （Ｄｉｓｌｏｃａｔｉｏｎ
）が不均一な分布をもって存在Ｊと訂ｉＥすると共に、
同頁第１０行の「低ドするので、転位」をｒ低ドするの
で、均・な分４１をもつ転位Ａと訂ＩＦする。 （２）０回、第５頁第１１行の「その結果、この基板を
使用してＭＥＳ ＪをＶその結果、Ｗ型のＥＰＩＩ分布
をもつ基板を使用してもこの熱処理方法を利用してＭＥ
Ｓ Ｊ と訂正する。 （３）０回、第７頁第９行の「活性下のための」をｒ活
性化のための１と訂正する。 （４）、同、第８ Ａ ｍ １８行（７） ｒ３００°
Ｃｌ ヲｒ３８０’ＣＩ と訂正する。 （５）９同、第９頁第１８行の「除去した後、 Ａｓ圧
」をｒ除去した後、保護膜なしでＡｓ圧Ｊと訂正する。 （６）０回、第１２頁第１４行の「熱処理の効果」を「
熱処理時の砒素の効果Ｊと訂正する。 （７）、同、第１３頁第１９行の「しきい地」をｒしき
い値Ａと訂正する。 （８）、同、ｆＪＳ１４頁第１８行第１８行こと明らか
」を１９行の「第２図」を１第１図１と訂１１ミする。 （９）０図面の第２図（Ｂ）及び第３図（Ａ）を、添付
した訂１１ミ図の通り訂ＩＦする。 第２図 甲・（
製造方法を説明するための工程図、第２図（Ａ）及び（
Ｂ）はこの発明の説明に供するエッチビット分布を示す
曲線図、 第３図（Ａ）〜（Ｄ）はこの発明の説明に供するエッチ
ビットの状態を示す電子顕微鏡写真の模写図、 第４図（Ａ）及びＣＢ）はこの発明の説明に供する転位
分布状態を示す線図。 第５図は従来の転位分布状態を説明するための曲線図で
ある。 ｌ・・・半導体基板、 ２・・・ｎ層３・・・保護
膜、 ４・・・Ｗ−／ＩＩＱ膜５・・・Ｔｉ
／旧層パターン、６・・・Ｗ一層ゲート７・・・を層、
８．９・・・オーミック電極１１・・・
エッチピッチ。 第１図 ２ニア１層 ７：で漕 第１図 第５図 第３図 ｆ 口＝ Ｅ Ｐ Ｄ （ｘ １０’／ｃｎ’ ）〜 ぺ 偽 偽
５〜 へ 偽 へ ＥＰＤ（ｘｌＯ’／ｃｍす 〜 東 Ｃｈ へ Ｑ 〜 へ 偽 へ−Ｌ続ネ市正
書 昭和６１年５月２０１１ 特譜庁長官 ７賀 道部 殿 １ ・Ｊ覧件の表示 昭和６０年特許願０４０１３０
Ｓ）２発明の名称 化合物半導体素ｆ−の製造方法 ３補市をする者 ・１９件との関係 特許出願人 住所（〒−１０５） 東京都港区虎ノ門ｌｒ目７１％１２号 名称（０２９）沖電気［Ｘ株式会社 代表者 橋本 南海男 ４代理人 〒１７０ 廿（９８８）５５６３住所
東京都豊島区東池袋１丁目２０番地５池袋ホワイトハウ
スビル９０５号 氏名 （８５４１）弁理上 大 垣 孝５補＋Ｅ命令
の［ｌ＋［自発 ６補市の対象 明細書の発明の詳細な説明の欄及び図面７補ＩＩ：、の
内容 別紙の通り （１）、明ＭＢＳの第３頁第９行のｒ （ＤｉＳｌｏｃ
ａｔｉｏｎ）が存在」をｒ （Ｄｉｓｌｏｃａｔｉｏｎ
）が不均一な分布をもって存在Ｊと訂ｉＥすると共に、
同頁第１０行の「低ドするので、転位」をｒ低ドするの
で、均・な分４１をもつ転位Ａと訂ＩＦする。 （２）０回、第５頁第１１行の「その結果、この基板を
使用してＭＥＳ ＪをＶその結果、Ｗ型のＥＰＩＩ分布
をもつ基板を使用してもこの熱処理方法を利用してＭＥ
Ｓ Ｊ と訂正する。 （３）０回、第７頁第９行の「活性下のための」をｒ活
性化のための１と訂正する。 （４）、同、第８ Ａ ｍ １８行（７） ｒ３００°
Ｃｌ ヲｒ３８０’ＣＩ と訂正する。 （５）９同、第９頁第１８行の「除去した後、 Ａｓ圧
」をｒ除去した後、保護膜なしでＡｓ圧Ｊと訂正する。 （６）０回、第１２頁第１４行の「熱処理の効果」を「
熱処理時の砒素の効果Ｊと訂正する。 （７）、同、第１３頁第１９行の「しきい地」をｒしき
い値Ａと訂正する。 （８）、同、ｆＪＳ１４頁第１８行第１８行こと明らか
」を１９行の「第２図」を１第１図１と訂１１ミする。 （９）０図面の第２図（Ｂ）及び第３図（Ａ）を、添付
した訂１１ミ図の通り訂ＩＦする。 第２図 甲・（
Claims (6)
- （１）III−Ｖ族の二元化合物の半導体素子を製造する
に当り、 基板結晶の転位密度を減少させるための熱処理をいずれ
か一方の元素の雰囲気中で行うことを特徴とする化合物
半導体素子の製造方法。 - （２）熱処理を基板に保護膜を設けずに或いは該保護膜
を設けて行うことを特徴とする特許請求の範囲第１項記
載の化合物半導体素子の製造方法。 - （３）基板に能動領域を作り込む場合には、熱処理は該
基板に最初の不純物イオンを注入する前に行うことを特
徴とする特許請求の範囲第１項または第２項記載の化合
物半導体素子の製造方法。 - （４）基板に能動領域を作り込む場合には、熱処理は該
基板に不純物イオンを注入した後の活性化アニールとし
て行うことを特徴とする特許請求の範囲第１項または第
２項記載の化合物半導体素子の製造方法。 - （５）基板上にエピタキシャル層を形成し該エピタキシ
ャル層に能動領域を作り込む場合には、該エピタキシャ
ル層を形成する前に熱処理を行うことを特徴とする特許
請求の範囲第１項または第２項記載の化合物半導体素子
の製造方法。 - （６）基板をＧａＡｓ基板とし、一方の元素の雰囲気を
砒素（Ａｓ）雰囲気としたことを特徴とする特許請求の
範囲第１項〜第５項のいづれか一つに記載の化合物半導
体素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040130A JPS61199641A (ja) | 1985-02-28 | 1985-02-28 | 化合物半導体素子の製造方法 |
| US06/834,363 US4713354A (en) | 1985-02-28 | 1986-02-28 | Method of heat treatment for reduction of dislocation density near III-V substrate surface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040130A JPS61199641A (ja) | 1985-02-28 | 1985-02-28 | 化合物半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61199641A true JPS61199641A (ja) | 1986-09-04 |
Family
ID=12572222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60040130A Pending JPS61199641A (ja) | 1985-02-28 | 1985-02-28 | 化合物半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4713354A (ja) |
| JP (1) | JPS61199641A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834180B2 (ja) * | 1986-08-26 | 1996-03-29 | セイコー電子工業株式会社 | 化合物半導体薄膜の成長方法 |
| KR880009419A (ko) * | 1987-01-26 | 1988-09-15 | 이찌하라 시로 | 반도체소자의 제조방법 및 그 방법에 의해 제조된 반도체 소자 |
| JPH0787187B2 (ja) * | 1987-08-13 | 1995-09-20 | 古河電気工業株式会社 | ＧａＡｓ化合物半導体基板の製造方法 |
| US4863877A (en) * | 1987-11-13 | 1989-09-05 | Kopin Corporation | Ion implantation and annealing of compound semiconductor layers |
| US4952527A (en) * | 1988-02-19 | 1990-08-28 | Massachusetts Institute Of Technology | Method of making buffer layers for III-V devices using solid phase epitaxy |
| US5411914A (en) * | 1988-02-19 | 1995-05-02 | Massachusetts Institute Of Technology | III-V based integrated circuits having low temperature growth buffer or passivation layers |
| US5332918A (en) * | 1988-02-19 | 1994-07-26 | Massachusetts Institute Of Technology | Ultra-high-speed photoconductive devices using semi-insulating layers |
| US5219632A (en) * | 1988-02-24 | 1993-06-15 | Haruhito Shimakura | Compound semiconductor single crystals and the method for making the crystals, and semiconductor devices employing the crystals |
| US5063166A (en) * | 1988-04-29 | 1991-11-05 | Sri International | Method of forming a low dislocation density semiconductor device |
| US4898834A (en) * | 1988-06-27 | 1990-02-06 | Amber Engineering, Inc. | Open-tube, benign-environment annealing method for compound semiconductors |
| JP2682043B2 (ja) * | 1988-08-26 | 1997-11-26 | 富士通株式会社 | 化合物半導体装置の製造方法 |
| JPH0653639B2 (ja) * | 1988-10-31 | 1994-07-20 | 株式会社ジャパンエナジー | 化合物半導体単結晶の製造方法 |
| US5162242A (en) * | 1989-03-27 | 1992-11-10 | Matsushita Electric Industrial Co., Ltd. | Method for annealing compound semiconductor devices |
| US5210052A (en) * | 1989-05-18 | 1993-05-11 | Fujitsu Limited | Method for fabricating a semiconductor substrate |
| FR2650704B1 (fr) * | 1989-08-01 | 1994-05-06 | Thomson Csf | Procede de fabrication par epitaxie de couches monocristallines de materiaux a parametres de mailles differents |
| JPH0684925A (ja) * | 1992-07-17 | 1994-03-25 | Toshiba Corp | 半導体基板およびその処理方法 |
| FR2918792B1 (fr) * | 2007-07-10 | 2010-04-23 | Soitec Silicon On Insulator | Procede de traitement de defauts d'interface dans un substrat. |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104770A (en) * | 1978-02-03 | 1979-08-17 | Sony Corp | Heat treatment method for 3-5 group compound semiconductor |
| JPS59178721A (ja) * | 1983-03-29 | 1984-10-11 | Fujitsu Ltd | 化合物半導体基板の処理方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4312681A (en) * | 1980-04-23 | 1982-01-26 | International Business Machines Corporation | Annealing of ion implanted III-V compounds in the presence of another III-V |
| US4421577A (en) * | 1980-11-10 | 1983-12-20 | The Board Of Trustees Of The Leland Stanford, Junior University | Method for making Schottky barrier diodes with engineered heights |
| US4357180A (en) * | 1981-01-26 | 1982-11-02 | The United States Of America As Represented By The Secretary Of The Navy | Annealing of ion-implanted GaAs and InP semiconductors |
| JPS607715A (ja) * | 1983-06-27 | 1985-01-16 | Nec Corp | 化合物半導体装置の製造方法 |
| JPS6039826A (ja) * | 1983-08-12 | 1985-03-01 | Nec Corp | 半導体活性層の形成方法 |
| JPS6047428A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6057923A (ja) * | 1983-09-09 | 1985-04-03 | Nippon Telegr & Teleph Corp <Ntt> | 化合物半導体結晶の均質化方法 |
| US4576652A (en) * | 1984-07-12 | 1986-03-18 | International Business Machines Corporation | Incoherent light annealing of gallium arsenide substrate |
| JPS6130030A (ja) * | 1984-07-12 | 1986-02-12 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多元素半導体のアニ−ル方法 |
-
1985
- 1985-02-28 JP JP60040130A patent/JPS61199641A/ja active Pending
-
1986
- 1986-02-28 US US06/834,363 patent/US4713354A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104770A (en) * | 1978-02-03 | 1979-08-17 | Sony Corp | Heat treatment method for 3-5 group compound semiconductor |
| JPS59178721A (ja) * | 1983-03-29 | 1984-10-11 | Fujitsu Ltd | 化合物半導体基板の処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4713354A (en) | 1987-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4426767A (en) | Selective epitaxial etch planar processing for gallium arsenide semiconductors | |
| JPS61199641A (ja) | 化合物半導体素子の製造方法 | |
| JPS6129556B2 (ja) | ||
| US5298434A (en) | Selective recrystallization to reduce P-channel transistor leakage in silicon-on-sapphire CMOS radiation hardened integrated circuits | |
| JPS60211877A (ja) | 半導体装置の製造方法 | |
| JPS61101080A (ja) | 電界効果トランジスタ | |
| JP3035941B2 (ja) | ▲ｉｉｉ▼―▲ｖ▼族化合物半導体装置の製造方法 | |
| JPH01220822A (ja) | 化合物半導体装置の製造方法 | |
| JPH0226781B2 (ja) | ||
| JPS5918679A (ja) | 半導体装置 | |
| JPS59104166A (ja) | 横方向バイポ−ラトランジスタ内の基板注入の制御 | |
| JPH05291298A (ja) | 半導体装置の製造方法 | |
| JPS58199537A (ja) | 高抵抗半導体層の製造方法 | |
| JPS61100973A (ja) | 電界効果型トランジスタの製造方法 | |
| JPS6127680A (ja) | 半導体記憶装置の製造方法 | |
| JPS58122769A (ja) | 半導体装置の製造方法 | |
| JPS587885A (ja) | 半導体受光装置の製造方法 | |
| JPS60136264A (ja) | 半導体装置の製造方法 | |
| JPS62259472A (ja) | 半導体装置 | |
| JPS6077467A (ja) | 電界効果トランジスタの製造方法 | |
| JPS60254672A (ja) | 電界効果型トランジスタの製造方法 | |
| JPS58145167A (ja) | 半導体装置の製造方法 | |
| JPS60144967A (ja) | ラテラルバイポーラトランジスタの製造方法 | |
| JPS59222935A (ja) | ＧａＡｓ半導体装置の製造方法 | |
| JPS62105428A (ja) | 半導体装置の製造方法 |