JPH04171733A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH04171733A JPH04171733A JP2297754A JP29775490A JPH04171733A JP H04171733 A JPH04171733 A JP H04171733A JP 2297754 A JP2297754 A JP 2297754A JP 29775490 A JP29775490 A JP 29775490A JP H04171733 A JPH04171733 A JP H04171733A
- Authority
- JP
- Japan
- Prior art keywords
- recess
- forming
- substrate
- layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はショートチャネル効果を防止する効果があり、
かつ工程数の少ないＧａＡｓ等のショトキ−接合型電界
効果トランジスタ（以下、ＭＥＳＦＥＴと記す）の製造
方法に関するものである。
かつ工程数の少ないＧａＡｓ等のショトキ−接合型電界
効果トランジスタ（以下、ＭＥＳＦＥＴと記す）の製造
方法に関するものである。
従来の技術
第５図に従来のＧａＡｓＭＥＳＦＥＴの製造方法を示す
。まず半絶縁性ＧａＡｓ基板５１にチャネル領域となる
ｎ層５２をイオン注入法で形成しく第５図（ａ））、次
に高融点金属からなるゲート電極５３を形成して、これ
をマスクにイオン注入法でｎ′層５４を形成する（第５
図（ｂ））。
。まず半絶縁性ＧａＡｓ基板５１にチャネル領域となる
ｎ層５２をイオン注入法で形成しく第５図（ａ））、次
に高融点金属からなるゲート電極５３を形成して、これ
をマスクにイオン注入法でｎ′層５４を形成する（第５
図（ｂ））。
その次！へ 表面に例えばＳｉＯ２からなる酸化膜５５
を塗布してからこの酸化膜５５越しにスルー注本でソー
人 ドレイン領域となるｎ１層５６を形成しく第５図（
Ｃ））、ｎ′″層５層上６上−ス電極５７とドレイン電
極５８を形成する（第５図（ｄ））という工程を備えた
ものであっｋ また 第６図に従来（ＤＧ ａ Ａ ｓ ＭＥ Ｓ Ｆ
Ｅ Ｔの製造方法を示す。Ｍｏ１ｅｃｕｌａｒ Ｂｅ
ａｍ Ｅｐｉｔａｘｙ （以下、ＭＢＥ法と書く。）で
結晶成長したｐ型Ｇ ａ、 Ａ ｓ層５９上にチャネル
領域となるｎ型ＧａＡｓ層６０とソース ドレイン領域
となるｎ″ＧａＡｓ層６１を同様にＭＢＥ法で形成して
（第６図（ａ））、チャネル上にゲート電極５３をｎ′
″ＧａＡｓ層６１上にソース電極５７とドレイン電極５
８を形成する（第６図（ｂ））という工程を備えたもの
であった 発明が解決しようとする課題 しかしながら、第５図に示すような従来の製造方法によ
るＭＥＳＦＥＴでＬｔ、ｎ”層５６及びｎ′層５４がチ
ャネル層５２よりも基板側に突出するためにヂャネル下
部の電子密度が高くなり基板電流が増大しやすい構造と
なっている。そのたヘゲート長が短縮するに従って、基
板電流のためＭＯＳＦＥＴはオフしにくくなりしきい値
電圧が低下するショートチャネル効果が起こって問題と
なっていた このｎ′″層５６及びｎ′層５４による悪
影響をなくすためには単純にはｎ′″層５６及びｎ′層
５４をなくせば良いと考えられる力丈 高いトランスコ
ンダクタンスを求めてｎ層が薄層化する現状で（友 表
面が活性化しにくいために電流が十分に流れなくなって
しまう問題が生じてい九また 第６図に示すような従来
の製造方法によるＭＥＳＦＥＴでｉ；ｌ、ｎ”層６１を
上に積んで０１層６１がチャネル層６０より基板内で下
方に突出しないように形成することで、第５図に示す従
来の製造方法におけるショートチャネル効果を引ぎ起こ
す問題点を解決している力叉 結晶成長法でＭＥＳＦＥ
Ｔを作製することは量産化にむかない点で問題があっな 本発明はかかる点に鑑へ チャネルよりも深く形成され
ないｎ層層を不純物イオン注入法を用いて容易に形成し
て、ショートチャネル効果を抑制することができ、かつ
、工程数の少ない製造方法を提供することを目的とする
。
を塗布してからこの酸化膜５５越しにスルー注本でソー
人 ドレイン領域となるｎ１層５６を形成しく第５図（
Ｃ））、ｎ′″層５層上６上−ス電極５７とドレイン電
極５８を形成する（第５図（ｄ））という工程を備えた
ものであっｋ また 第６図に従来（ＤＧ ａ Ａ ｓ ＭＥ Ｓ Ｆ
Ｅ Ｔの製造方法を示す。Ｍｏ１ｅｃｕｌａｒ Ｂｅ
ａｍ Ｅｐｉｔａｘｙ （以下、ＭＢＥ法と書く。）で
結晶成長したｐ型Ｇ ａ、 Ａ ｓ層５９上にチャネル
領域となるｎ型ＧａＡｓ層６０とソース ドレイン領域
となるｎ″ＧａＡｓ層６１を同様にＭＢＥ法で形成して
（第６図（ａ））、チャネル上にゲート電極５３をｎ′
″ＧａＡｓ層６１上にソース電極５７とドレイン電極５
８を形成する（第６図（ｂ））という工程を備えたもの
であった 発明が解決しようとする課題 しかしながら、第５図に示すような従来の製造方法によ
るＭＥＳＦＥＴでＬｔ、ｎ”層５６及びｎ′層５４がチ
ャネル層５２よりも基板側に突出するためにヂャネル下
部の電子密度が高くなり基板電流が増大しやすい構造と
なっている。そのたヘゲート長が短縮するに従って、基
板電流のためＭＯＳＦＥＴはオフしにくくなりしきい値
電圧が低下するショートチャネル効果が起こって問題と
なっていた このｎ′″層５６及びｎ′層５４による悪
影響をなくすためには単純にはｎ′″層５６及びｎ′層
５４をなくせば良いと考えられる力丈 高いトランスコ
ンダクタンスを求めてｎ層が薄層化する現状で（友 表
面が活性化しにくいために電流が十分に流れなくなって
しまう問題が生じてい九また 第６図に示すような従来
の製造方法によるＭＥＳＦＥＴでｉ；ｌ、ｎ”層６１を
上に積んで０１層６１がチャネル層６０より基板内で下
方に突出しないように形成することで、第５図に示す従
来の製造方法におけるショートチャネル効果を引ぎ起こ
す問題点を解決している力叉 結晶成長法でＭＥＳＦＥ
Ｔを作製することは量産化にむかない点で問題があっな 本発明はかかる点に鑑へ チャネルよりも深く形成され
ないｎ層層を不純物イオン注入法を用いて容易に形成し
て、ショートチャネル効果を抑制することができ、かつ
、工程数の少ない製造方法を提供することを目的とする
。
課題を解決するための手段
本発明は上記問題点を解決するた八 半導体基板に凹部
を形成する工程と、前記凹部に絶縁膜を形成する工程と
、不純物イオン注入を施して前記凹部の両端の前記基板
にソース領域とドレイン領域を、前記絶縁膜の下部の前
記基板にチャネル領域を形成する工程と、前記凹部にシ
ョットキーゲートを形成することを備えたショットキー
接合型電界効果トランジスタの製造方法である。
を形成する工程と、前記凹部に絶縁膜を形成する工程と
、不純物イオン注入を施して前記凹部の両端の前記基板
にソース領域とドレイン領域を、前記絶縁膜の下部の前
記基板にチャネル領域を形成する工程と、前記凹部にシ
ョットキーゲートを形成することを備えたショットキー
接合型電界効果トランジスタの製造方法である。
また本発明（よ 半導体基板に凹部を形成する工程と、
前記凹部に金属部を形成する工程と、前記金属部をマス
クに不純物イオン注入を施して前記凹部の両端の前記基
板にソース領域とドレイン領域を形成する工程と、前記
金属部を除去した後に前記基板に不純物イオン注入を施
して前記凹部直下にチャネル領域を形成する工程と、前
記凹部にショットキーゲートを形成することを備えたシ
ョットキー接合型電界効果トランジスタの製造方法であ
る。
前記凹部に金属部を形成する工程と、前記金属部をマス
クに不純物イオン注入を施して前記凹部の両端の前記基
板にソース領域とドレイン領域を形成する工程と、前記
金属部を除去した後に前記基板に不純物イオン注入を施
して前記凹部直下にチャネル領域を形成する工程と、前
記凹部にショットキーゲートを形成することを備えたシ
ョットキー接合型電界効果トランジスタの製造方法であ
る。
作用
本発明は上記した方法により、絶縁膜を通してチャネル
を形成するので薄くて高濃度の不純物分布をもつ活性層
が形成されてトランスコンダクタンスの高い良好な特性
ＦＥＴが得られる。またチャネルとほとんど同じ深さで
かつ、十分な厚さと濃度を備えたｎ層層を大量生産に適
したイオン注入法で作ることができる。更潰 これらの
発明によって形成されたｎ層層はショートチャネル効果
の・抑制に対して効果がある。これらに加えて、これら
の発明によって作製されるＭＥＳＦＥＴはリセス構造を
とるので電界の集中がなく耐圧が良いものとなる。
を形成するので薄くて高濃度の不純物分布をもつ活性層
が形成されてトランスコンダクタンスの高い良好な特性
ＦＥＴが得られる。またチャネルとほとんど同じ深さで
かつ、十分な厚さと濃度を備えたｎ層層を大量生産に適
したイオン注入法で作ることができる。更潰 これらの
発明によって形成されたｎ層層はショートチャネル効果
の・抑制に対して効果がある。これらに加えて、これら
の発明によって作製されるＭＥＳＦＥＴはリセス構造を
とるので電界の集中がなく耐圧が良いものとなる。
実施例
第１図は本発明の一実施例におけるＭＥＳＦＥＴの製造
方法を示す工程断面図である。
方法を示す工程断面図である。
まず、例えば半絶縁性ＧａＡｓ基板１にリセスを施して
凹部２を形成する。そして、例えばスピンオングラス法
で例えばＳ ｉ Ｏ２膜３を塗布して四部２を埋める。
凹部２を形成する。そして、例えばスピンオングラス法
で例えばＳ ｉ Ｏ２膜３を塗布して四部２を埋める。
その後、Ｓ ｉ ０２膜３を通して例えばＳｉをイオン
注入し 凹部２の両側にソース領域４とドレイン領域５
を、また凹部２の下にチャネルとなる１層６とを同時に
形成する。このとき、凹部２を５ｉ０２膜３で埋へ 凹
部２両側とほぼ平坦とするた＆ｎｎ層、ソース領域４及
びドレイン領域５のの底部も平坦となる（第１図（ａ）
）。次１Ｑｓｉ０２膜３を除去した後へ 例えば多重堆
積法で例えばＳｉＮ膜７を全面に凹部２の端部の膜厚が
厚くなるように形成しく第１図（ｂ））、たとえば垂直
方向のドライエツチングにてＳｉＮ膜７の平坦部を除去
し 凹部２端部のＳｉＮ膜７を残し 凹部２の底に開口
部８を形成する。このあと、高融点金属などのゲート電
極材料を開口部８の凹部が反映しないよう平坦に堆積し
垂直方向にドライエツチングして、開口部８にゲート
電極９を自己整合的に形成する（第１図（Ｃ））。
注入し 凹部２の両側にソース領域４とドレイン領域５
を、また凹部２の下にチャネルとなる１層６とを同時に
形成する。このとき、凹部２を５ｉ０２膜３で埋へ 凹
部２両側とほぼ平坦とするた＆ｎｎ層、ソース領域４及
びドレイン領域５のの底部も平坦となる（第１図（ａ）
）。次１Ｑｓｉ０２膜３を除去した後へ 例えば多重堆
積法で例えばＳｉＮ膜７を全面に凹部２の端部の膜厚が
厚くなるように形成しく第１図（ｂ））、たとえば垂直
方向のドライエツチングにてＳｉＮ膜７の平坦部を除去
し 凹部２端部のＳｉＮ膜７を残し 凹部２の底に開口
部８を形成する。このあと、高融点金属などのゲート電
極材料を開口部８の凹部が反映しないよう平坦に堆積し
垂直方向にドライエツチングして、開口部８にゲート
電極９を自己整合的に形成する（第１図（Ｃ））。
更にソース領域４とドレイン領域５の上にソース電極１
０とドレイン電極１１を形成する（第１図（ｄ））。
０とドレイン電極１１を形成する（第１図（ｄ））。
以上のようにして構成された第１の実施例のＦＥＴによ
れＧ；ＵＳｉＯ２膜３を通してチャネルを形成するので
薄くて高濃度の不純物分布をもつ１層６が形成されてト
ランスコンダクタンスの高い良好な特性ＦＥＴが得られ
る。また チャネルとほとんど同じ深さでかつ、十分な
厚さと濃度を備えたソース領域４とドレイン領域５を大
量生産に適したイオン注入法で作ることができる。更＆
ヘ この第１の発明によって形成されたソース領域４
とドレイン領域５はショートチャネル効果の抑制に対し
て効果があり、また 特性がよくなるようにｎ層を薄く
形成してもソース領域 ドレイン領域をｎ層層で形成す
ることができるのＣ：、１層を薄く形成したときに生じ
ていた電流が流れにくくなる問題を解決することができ
る。これらに加えて、この本発明によって作製されるＦ
ＥＴはリセス構造をとるのでゲート電極などに電界の集
中がなく耐圧が良（〜 また 本実施例で（よ ゲート
電極を自己整合的に形成することができる上−１回の注
入でｎ層とソース領域とドレイン領域とを形成すること
ができるので少ない工程数でＦＥＴを作ることができる
。
れＧ；ＵＳｉＯ２膜３を通してチャネルを形成するので
薄くて高濃度の不純物分布をもつ１層６が形成されてト
ランスコンダクタンスの高い良好な特性ＦＥＴが得られ
る。また チャネルとほとんど同じ深さでかつ、十分な
厚さと濃度を備えたソース領域４とドレイン領域５を大
量生産に適したイオン注入法で作ることができる。更＆
ヘ この第１の発明によって形成されたソース領域４
とドレイン領域５はショートチャネル効果の抑制に対し
て効果があり、また 特性がよくなるようにｎ層を薄く
形成してもソース領域 ドレイン領域をｎ層層で形成す
ることができるのＣ：、１層を薄く形成したときに生じ
ていた電流が流れにくくなる問題を解決することができ
る。これらに加えて、この本発明によって作製されるＦ
ＥＴはリセス構造をとるのでゲート電極などに電界の集
中がなく耐圧が良（〜 また 本実施例で（よ ゲート
電極を自己整合的に形成することができる上−１回の注
入でｎ層とソース領域とドレイン領域とを形成すること
ができるので少ない工程数でＦＥＴを作ることができる
。
な抵 第１の実施例において、ゲート電極９に例えばＷ
ＳｉＮなどの高融点金属を用いて、かつ、ゲート電極形
成（第１図（Ｃ））後にゲート電極の横のＳｉＮ膜を除
去して、ゲート電極をマスクに例えばＳｉをイオン注入
して、ｎ層と同程度の深さのｎ”層１２を形成する工程
を加えると（第２図）、より高特性のＦＥＴを得ること
ができる。
ＳｉＮなどの高融点金属を用いて、かつ、ゲート電極形
成（第１図（Ｃ））後にゲート電極の横のＳｉＮ膜を除
去して、ゲート電極をマスクに例えばＳｉをイオン注入
して、ｎ層と同程度の深さのｎ”層１２を形成する工程
を加えると（第２図）、より高特性のＦＥＴを得ること
ができる。
すなわち、 ｎ層と比べて若干濃度の高めのｎ層層が形
成されることで、凹部形成時に生じたｎ層表面のダメー
ジがカバーされてソース抵抗とドレイン抵抗を下げるこ
とができる。また チャネル長を短くすることができる
。これに加えて、 ソース、ドレイン領域の表面にも同
時に不純物が注入されるので、濃度の低かったこれら表
面の不純物分布をカバーすることができる。
成されることで、凹部形成時に生じたｎ層表面のダメー
ジがカバーされてソース抵抗とドレイン抵抗を下げるこ
とができる。また チャネル長を短くすることができる
。これに加えて、 ソース、ドレイン領域の表面にも同
時に不純物が注入されるので、濃度の低かったこれら表
面の不純物分布をカバーすることができる。
ｌζ 第１の実施例において、レジストをマスクとして
凹部を形成する際ＧＱ この工程を２回繰り返すこと
により２段リセスを施すことも可能である（第３図）。
凹部を形成する際ＧＱ この工程を２回繰り返すこと
により２段リセスを施すことも可能である（第３図）。
２段リセス部分１３を設けることでゲート電極などに電
界集中がない更に良好な耐圧特性を得ることができる。
界集中がない更に良好な耐圧特性を得ることができる。
第４図は第２の実施例におけるＭＥ Ｓ Ｆ ＥＴの製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
まず、例えば半絶縁性ＧａＡｓ基板１にリセスを施して
凹部２を形成する。そして、例えばＷＳｉＮ１４を凹部
２に蒸着する。その後、ＷＳｉＮ１４をマスクに例えば
Ｓｉをイオン注入Ｌ 凹部の両側にソース領域４とドレ
イン領域５を形成する（第４図（ａ））。次に ＷＳｉ
Ｎ１４を除去した後に例えばＳｉをイオン注入して、チ
ャネルとなる３層１５を形成する。このとき、基板に直
接イオン注入するのでｎＪｉ１５の底部はソース領域４
及びドレイン領域５とそろえることが容易にできも （
第４図（ｂ））。そして、例えば多重堆積法で例えばＳ
ｉＮ膜７を全面につけて、凹部の端部の膜厚が厚くなる
ように形成しく第４図（Ｃ）−）、たとえば垂直方向の
ドライエツチングにてＳｉＮ膜７の平坦部を除去し 凹
部端部のＳｉＮ膜７を残し 凹部の底に開口部８を形成
する。
凹部２を形成する。そして、例えばＷＳｉＮ１４を凹部
２に蒸着する。その後、ＷＳｉＮ１４をマスクに例えば
Ｓｉをイオン注入Ｌ 凹部の両側にソース領域４とドレ
イン領域５を形成する（第４図（ａ））。次に ＷＳｉ
Ｎ１４を除去した後に例えばＳｉをイオン注入して、チ
ャネルとなる３層１５を形成する。このとき、基板に直
接イオン注入するのでｎＪｉ１５の底部はソース領域４
及びドレイン領域５とそろえることが容易にできも （
第４図（ｂ））。そして、例えば多重堆積法で例えばＳ
ｉＮ膜７を全面につけて、凹部の端部の膜厚が厚くなる
ように形成しく第４図（Ｃ）−）、たとえば垂直方向の
ドライエツチングにてＳｉＮ膜７の平坦部を除去し 凹
部端部のＳｉＮ膜７を残し 凹部の底に開口部８を形成
する。
このあと、高融点金属などのゲート電極材料を開口部８
の凹部が反映しないよう平坦に堆積し 垂直方向にドラ
イエツチングして、開口部８にゲート電極９を自己整合
的に形成する（第４図（ｄ））。そして更番二 ゲート
電極９の横のＳｉＮ膜を除去して、ゲート電極をマスク
に例えばＳｉを直接基板にイオン注入して、 ０層１５
と同程度の深さのｎ′層１２を形成する（第４図（ｅ）
）。そして、ソース領域４とドレイン領域５の上にソー
ス電極１０とドレイン電極１１を形成する（第４図（ｆ
））。
の凹部が反映しないよう平坦に堆積し 垂直方向にドラ
イエツチングして、開口部８にゲート電極９を自己整合
的に形成する（第４図（ｄ））。そして更番二 ゲート
電極９の横のＳｉＮ膜を除去して、ゲート電極をマスク
に例えばＳｉを直接基板にイオン注入して、 ０層１５
と同程度の深さのｎ′層１２を形成する（第４図（ｅ）
）。そして、ソース領域４とドレイン領域５の上にソー
ス電極１０とドレイン電極１１を形成する（第４図（ｆ
））。
以上のようにして構成された第２の実施例のＦＥＴによ
れば チャネルとなる０層１５を絶縁膜などのマスクを
介さずに基板に直接不純物イオンを注入するベアー注入
で別個に注入するのでしきい値電圧の制御がしやすしも
また チャネルとほとんど同じ深さでかつ、十分な厚
さと濃度を備えたソース領域４とドレイン領域５を大量
生産に適したイオン注入法で作ることができる。更に
これらの発明によって形成されたソース領域４とドレイ
ン領域５はショートチャネル効果の抑制に対して効果が
あり、また ｎ層を薄く形成したときに生じていた電流
が流れにくくなる問題を解決することができる。これら
に加えて、この第２の実施例によって作製されるＦＥＴ
はリセス構造をとるので耐圧が良１．Ｎｏ また 本
実施例では ゲート電極を自己整合的に形成することが
できる。
れば チャネルとなる０層１５を絶縁膜などのマスクを
介さずに基板に直接不純物イオンを注入するベアー注入
で別個に注入するのでしきい値電圧の制御がしやすしも
また チャネルとほとんど同じ深さでかつ、十分な厚
さと濃度を備えたソース領域４とドレイン領域５を大量
生産に適したイオン注入法で作ることができる。更に
これらの発明によって形成されたソース領域４とドレイ
ン領域５はショートチャネル効果の抑制に対して効果が
あり、また ｎ層を薄く形成したときに生じていた電流
が流れにくくなる問題を解決することができる。これら
に加えて、この第２の実施例によって作製されるＦＥＴ
はリセス構造をとるので耐圧が良１．Ｎｏ また 本
実施例では ゲート電極を自己整合的に形成することが
できる。
発明の詳細
な説明したように本発明によれば ソース、ドレイン領
域がチャネル領域より深くない構造を容易に得ることが
でき、ショートチャネル効果を抑制できるＦＥＴを容易
に作製することができるので、高特性の微細ＦＥＴを得
ることができる。
域がチャネル領域より深くない構造を容易に得ることが
でき、ショートチャネル効果を抑制できるＦＥＴを容易
に作製することができるので、高特性の微細ＦＥＴを得
ることができる。
まな リセス構造をとるためゲートなどに電界集中がな
くそのため耐圧がよく特性のよいＦＥＴを製造すること
ができる。さらに 製造工程も少なく、不純物イオン注
入を用いるので量産化にも適した製造方法であり、その
実用的効果はきわめて犬なるものである。
くそのため耐圧がよく特性のよいＦＥＴを製造すること
ができる。さらに 製造工程も少なく、不純物イオン注
入を用いるので量産化にも適した製造方法であり、その
実用的効果はきわめて犬なるものである。
第１阻 第２図 第３図は本発明の第１の実施例におけ
るＭＥＳＦＥＴの製造方法を示す工程断面図 第４図は
本発明の第２の実施例におけるＭＥＳＦＥＴの製造方法
を示す工程断面図 第５＠第６図はそれぞれ従来のＭＥ
Ｓ Ｆ ＥＴの製造方法を示す工程断面図である。 １・・・半絶縁性ＧａＡｓ基板 ２・・・凹餓 ３・・
・ＳｉＱａｗＬ ４・・・ソース領域 ５・・・ドレイ
ン領域 ６・・・ｎ凰 ７・・・Ｓ ｉ Ｎｌｌ気 ８
・・・開口部 ９・・・ゲート電機 １０・・・ソース
電ａｌｌ・・・ドレイン電極１２・・・ｎ層 胤 ｌａ
・・・２段すセス眼 １４・・・ＷＳ】Ｎ、 １５・・
・ｎ１５１・・・半絶縁性ＧａＡｓ基楓５２・・・ｎ胤
５３・・・ゲート電Ｋ ５４−ｎ層 胤５５・・・
酸化風 ５６・・・ｎ１恩 ５７・・・ソース電極５８
・・・ドレイン電極 ５９・・・ｐ型ＧａＡｓ胤 ６０
−ｎ型ＧａＡｓ凰 ６１−ｎ”ＧａＡｓ凰代理人の氏名
弁理士 小鍜治 明 ほか２名怖 − 区 外 凶 −
寸 区 姻 区 ｑコ 倉 Ｉ−
るＭＥＳＦＥＴの製造方法を示す工程断面図 第４図は
本発明の第２の実施例におけるＭＥＳＦＥＴの製造方法
を示す工程断面図 第５＠第６図はそれぞれ従来のＭＥ
Ｓ Ｆ ＥＴの製造方法を示す工程断面図である。 １・・・半絶縁性ＧａＡｓ基板 ２・・・凹餓 ３・・
・ＳｉＱａｗＬ ４・・・ソース領域 ５・・・ドレイ
ン領域 ６・・・ｎ凰 ７・・・Ｓ ｉ Ｎｌｌ気 ８
・・・開口部 ９・・・ゲート電機 １０・・・ソース
電ａｌｌ・・・ドレイン電極１２・・・ｎ層 胤 ｌａ
・・・２段すセス眼 １４・・・ＷＳ】Ｎ、 １５・・
・ｎ１５１・・・半絶縁性ＧａＡｓ基楓５２・・・ｎ胤
５３・・・ゲート電Ｋ ５４−ｎ層 胤５５・・・
酸化風 ５６・・・ｎ１恩 ５７・・・ソース電極５８
・・・ドレイン電極 ５９・・・ｐ型ＧａＡｓ胤 ６０
−ｎ型ＧａＡｓ凰 ６１−ｎ”ＧａＡｓ凰代理人の氏名
弁理士 小鍜治 明 ほか２名怖 − 区 外 凶 −
寸 区 姻 区 ｑコ 倉 Ｉ−
Claims (2)
- （１）半導体基板に凹部を形成する工程と、前記凹部に
絶縁膜を形成する工程と、不純物イオン注入を施して前
記凹部の両端の前記基板にソース領域とドレイン領域を
、前記絶縁膜の下部の前記基板にチャネル領域を形成す
る工程と、前記凹部にショットキーゲートを形成するこ
とを備えたことを特徴とするショットキー接合型電界効
果トランジスタの製造方法 - （２）半導体基板に凹部を形成する工程と、前記凹部に
金属部を形成する工程と、前記金属部をマスクに不純物
イオン注入を施して前記凹部の両端の前記基板にソース
領域とドレイン領域を形成する工程と、前記金属部を除
去した後に前記基板に不純物イオン注入を施して前記凹
部直下にチャネル領域を形成する工程と、前記凹部にシ
ョットキーゲートを形成することを備えたことを特徴と
するショットキー接合型電界効果トランジスタの製造方
法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297754A JPH04171733A (ja) | 1990-11-02 | 1990-11-02 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297754A JPH04171733A (ja) | 1990-11-02 | 1990-11-02 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04171733A true JPH04171733A (ja) | 1992-06-18 |
Family
ID=17850743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297754A Pending JPH04171733A (ja) | 1990-11-02 | 1990-11-02 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04171733A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5310284A (en) * | 1976-07-15 | 1978-01-30 | Siemens Ag | Semiconductor device with schottky barrier electrode and method of producing same |
| JPS6347982A (ja) * | 1986-08-18 | 1988-02-29 | Sharp Corp | 半導体装置 |
| JPS63131577A (ja) * | 1986-11-21 | 1988-06-03 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH0245937A (ja) * | 1988-08-06 | 1990-02-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0262053A (ja) * | 1988-08-26 | 1990-03-01 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
-
1990
- 1990-11-02 JP JP2297754A patent/JPH04171733A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5310284A (en) * | 1976-07-15 | 1978-01-30 | Siemens Ag | Semiconductor device with schottky barrier electrode and method of producing same |
| JPS6347982A (ja) * | 1986-08-18 | 1988-02-29 | Sharp Corp | 半導体装置 |
| JPS63131577A (ja) * | 1986-11-21 | 1988-06-03 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH0245937A (ja) * | 1988-08-06 | 1990-02-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0262053A (ja) * | 1988-08-26 | 1990-03-01 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4889831A (en) | Method of forming a high temperature stable ohmic contact to a III-V substrate | |
| US11515307B2 (en) | Heterogeneously integrated semiconductor device and manufacturing method thereof | |
| KR920003799B1 (ko) | 반도체 장치 | |
| JPH0324782B2 (ja) | ||
| JPS59188978A (ja) | シヨツトキゲ−ト型ｆｅｔの製造方法 | |
| JPH04171733A (ja) | 電界効果トランジスタの製造方法 | |
| US5389807A (en) | Field effect transistor | |
| JPH04225533A (ja) | 電界効果トランジスタ | |
| JPH02111073A (ja) | 絶縁ゲート電界効果トランジスタおよびその集積回路装置 | |
| JPS59222966A (ja) | 半導体装置 | |
| JP2642769B2 (ja) | 化合物半導体装置 | |
| KR100380979B1 (ko) | 반도체 소자의 제조방법 | |
| JP2616032B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH043433A (ja) | 化合物半導体接合型ｆｅｔ | |
| JPH06177162A (ja) | 化合物半導体ｆｅｔ及びその製造方法 | |
| JPS59197176A (ja) | 接合ゲ−ト電界効果トランジスタの製造方法 | |
| JPH11204544A (ja) | 化合物半導体電界効果トランジスタおよびその製造方法 | |
| JPH0199263A (ja) | 半導体集積回路およびその製造方法 | |
| JPH1064924A (ja) | 半導体装置、及びその製造方法 | |
| JPS6223175A (ja) | 半導体装置の製造方法 | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPH0656857B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH01227455A (ja) | 半導体装置 | |
| JPS63283126A (ja) | 半導体装置の製造方法 | |
| JPS6143443A (ja) | 半導体装置の製造方法 |