JPH0263148A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0263148A JPH0263148A JP63215511A JP21551188A JPH0263148A JP H0263148 A JPH0263148 A JP H0263148A JP 63215511 A JP63215511 A JP 63215511A JP 21551188 A JP21551188 A JP 21551188A JP H0263148 A JPH0263148 A JP H0263148A
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- JP
- Japan
- Prior art keywords
- film
- semiconductor chip
- resin
- semiconductor device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Formation Of Insulating Films (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に樹脂封止された半導体
装置に関する。
装置に関する。
従来、樹脂封止型半導体装置におけるパッシベーション
技術では、第４図に示すように、回路素子の形成された
半導体チップ１０１の表面を電極パッド部が開口された
保護膜１０４（例えば、ＰＳＧ膜、５ｉｚＮ４膜）で被
覆することによってのみ、回路素子への水分、不純物等
の浸入低減を計っていた。
技術では、第４図に示すように、回路素子の形成された
半導体チップ１０１の表面を電極パッド部が開口された
保護膜１０４（例えば、ＰＳＧ膜、５ｉｚＮ４膜）で被
覆することによってのみ、回路素子への水分、不純物等
の浸入低減を計っていた。
上述した従来の樹脂封止型半導体装置は、封入樹脂と密
着性のよいＰ Ｓ Ｇ、 Ｓ ｉ ３Ｎ４等の保護膜１
０４で覆われている、回路素子の形成された半導体チッ
プ面と、半導体チップ１０１の支持体（アイランド）１
０５および外部導出線部（ピン）１０６等封入樹脂１０
７との密着性の悪い金属部分とが存在するため、はんだ
付は等の熱衝撃が加わると封入樹脂１０７との密着性の
不均一性から応力集中が起こり、封入樹脂１０７の亀裂
（パッケージ・クラック）、封入樹脂１０７と上記金属
とのはがれ、あるいは保護膜１０４の亀裂（パッシベー
ション・クラック）が生じ、その結果回路素子の耐湿性
を低下させるという欠点がある。さらに、回路素子の形
成されていない半導体チップ面とポンディング・ワイヤ
１０３との短絡や保護膜１０４の形成されていない電極
パッド部の腐食が生じるという欠点もある。
着性のよいＰ Ｓ Ｇ、 Ｓ ｉ ３Ｎ４等の保護膜１
０４で覆われている、回路素子の形成された半導体チッ
プ面と、半導体チップ１０１の支持体（アイランド）１
０５および外部導出線部（ピン）１０６等封入樹脂１０
７との密着性の悪い金属部分とが存在するため、はんだ
付は等の熱衝撃が加わると封入樹脂１０７との密着性の
不均一性から応力集中が起こり、封入樹脂１０７の亀裂
（パッケージ・クラック）、封入樹脂１０７と上記金属
とのはがれ、あるいは保護膜１０４の亀裂（パッシベー
ション・クラック）が生じ、その結果回路素子の耐湿性
を低下させるという欠点がある。さらに、回路素子の形
成されていない半導体チップ面とポンディング・ワイヤ
１０３との短絡や保護膜１０４の形成されていない電極
パッド部の腐食が生じるという欠点もある。
本発明の樹脂封止型半導体装置は、半導体チッフ、半導
体チップの支持体および外部導出線部での少なくとも封
入樹脂との接触面を被覆する絶縁膜を有している。
体チップの支持体および外部導出線部での少なくとも封
入樹脂との接触面を被覆する絶縁膜を有している。
そして、上記絶縁膜としては５ｉｎ２膜、Ｓｉ。
Ｎ、膜、Ｓ ｉ、Ｏ，Ｎｌ膜、ＰＳＧ膜およびＡβ、０
゜膜の単層膜もしくは多層膜が用いられる。
゜膜の単層膜もしくは多層膜が用いられる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。１０１は半
導体チップ、１０２は電極パッド部（ＡＩ；！パッド）
、１０３は金線（ボンディングワイヤ）、１０４はパッ
シベーション膜（Ｓ ｉ ｓ Ｎ ｓ ［） テｔｂる
。また、１０５，１０６はリードフレームであり、１０
５は半導体チップの支持体部（マウント部）、１０６は
外部導出線部（ピン部）で、１０７は封入樹脂である。
導体チップ、１０２は電極パッド部（ＡＩ；！パッド）
、１０３は金線（ボンディングワイヤ）、１０４はパッ
シベーション膜（Ｓ ｉ ｓ Ｎ ｓ ［） テｔｂる
。また、１０５，１０６はリードフレームであり、１０
５は半導体チップの支持体部（マウント部）、１０６は
外部導出線部（ピン部）で、１０７は封入樹脂である。
半導体チップ１０１．！ｊ−ドフレームマウント部１０
５． リードフレームビン！マツ 部１０６の半導体チップ１０１側およびＡｆｌ？ドレス
部１０２と樹脂１０７との接触面はすべてシリコン酸化
膜（Ｓ １ｏｚ） １０８により覆われている。
５． リードフレームビン！マツ 部１０６の半導体チップ１０１側およびＡｆｌ？ドレス
部１０２と樹脂１０７との接触面はすべてシリコン酸化
膜（Ｓ １ｏｚ） １０８により覆われている。
第２図は第１図に示した本実施例の半導体装置と第４図
に示した従来の半導体装置の、耐湿性を比較するために
行ったプレッシャークツカー試験（Ｐ ＣＴ）の結果で
ある。第１図に示した本実施例の半導体装置１０００個
と第４図に示した従来の半導体装置１０００個の試料を
、１５０℃、２気圧の水蒸気釜に入れ不良数を調べた。
に示した従来の半導体装置の、耐湿性を比較するために
行ったプレッシャークツカー試験（Ｐ ＣＴ）の結果で
ある。第１図に示した本実施例の半導体装置１０００個
と第４図に示した従来の半導体装置１０００個の試料を
、１５０℃、２気圧の水蒸気釜に入れ不良数を調べた。
第２図に示すように、本実施例の半導体装置の方が従来
の半導体装置に比べ耐湿性が向上し、不良数の発生が低
減している。また、ＰＣＴ試験試験２峙０波探傷法によ
り調べたところ発生クラブク数は、従来のものに比べ本
実施例の半導体装置は１割程度に低減していた。
の半導体装置に比べ耐湿性が向上し、不良数の発生が低
減している。また、ＰＣＴ試験試験２峙０波探傷法によ
り調べたところ発生クラブク数は、従来のものに比べ本
実施例の半導体装置は１割程度に低減していた。
第３図は本発明の他の実施例の断面図であり、プラスチ
ックＰＧＡ （３２ｉｎ ｇｒｉｄ ａｒｒａｙ）を示
している。４０１はプリント基板で、半導体チップ１０
１の支持体である。４０２はプリント基板４０１上にパ
ターニングされた金メツキ、４０３は半導体チップ１０
１を金メツキ４０２部に固定するための銀ペースト、４
０４はプリント基板４０１上にパターニングされた銅メ
ツキである。
ックＰＧＡ （３２ｉｎ ｇｒｉｄ ａｒｒａｙ）を示
している。４０１はプリント基板で、半導体チップ１０
１の支持体である。４０２はプリント基板４０１上にパ
ターニングされた金メツキ、４０３は半導体チップ１０
１を金メツキ４０２部に固定するための銀ペースト、４
０４はプリント基板４０１上にパターニングされた銅メ
ツキである。
４０５はリードピンで、銅メツキ４０４とリードピン４
０５で外部導出線を形成する。４０６は封入樹脂である
エポキシ樹脂である。４０７はシリコン酸化窒化膜（Ｓ
１ｚｏｙＮｓ）であり、エポキシ樹脂４０６と接触す
る半導体チップ１０１，プリント基板４０１，銅メツキ
４０４のすべての表面を被覆している。
０５で外部導出線を形成する。４０６は封入樹脂である
エポキシ樹脂である。４０７はシリコン酸化窒化膜（Ｓ
１ｚｏｙＮｓ）であり、エポキシ樹脂４０６と接触す
る半導体チップ１０１，プリント基板４０１，銅メツキ
４０４のすべての表面を被覆している。
第３図に示したプラスチックＰＧＡは１４４ピンで、パ
ッケージの１辺が４４鵬である。ＰＣＴによる耐湿性試
験を行った結果は、セラミックパッケージのＰＧＡとほ
ぼ同様の耐湿性を示して、ぎわ・めて耐湿性の良いこと
が示された。
ッケージの１辺が４４鵬である。ＰＣＴによる耐湿性試
験を行った結果は、セラミックパッケージのＰＧＡとほ
ぼ同様の耐湿性を示して、ぎわ・めて耐湿性の良いこと
が示された。
また、従来技術の多ピンの半導体装置で比較的起こり易
い、ボンディングワイヤ１０３と半導体チップ１０１側
面との短絡は全く起こらない。
い、ボンディングワイヤ１０３と半導体チップ１０１側
面との短絡は全く起こらない。
以上説明したように本発明の半導体装置は、半導体チッ
プ、半導体チップの支持体および外部導出線部と封入樹
脂との接触面を絶縁膜により被覆することにより、封入
樹脂と内部部品（半導体チップ、半導体チップの支持体
および外部導出線）との密着性を均等に高めることによ
って、熱衝撃時における内部部品と封入樹脂とのはがれ
、パッケージ・クラック、パッシベーションクラックを
抑制でき、耐湿性をきわめて高くすることができる効果
がある。
プ、半導体チップの支持体および外部導出線部と封入樹
脂との接触面を絶縁膜により被覆することにより、封入
樹脂と内部部品（半導体チップ、半導体チップの支持体
および外部導出線）との密着性を均等に高めることによ
って、熱衝撃時における内部部品と封入樹脂とのはがれ
、パッケージ・クラック、パッシベーションクラックを
抑制でき、耐湿性をきわめて高くすることができる効果
がある。
また、金属パッド部，半導体チップ側面部も上記絶縁膜
で被覆していることにより、金属パッド腐食の抑制，半
導体チップ側面とポンディングワイヤの短絡の防止がで
きる効果がある。
で被覆していることにより、金属パッド腐食の抑制，半
導体チップ側面とポンディングワイヤの短絡の防止がで
きる効果がある。
第１図は本発明の一実施例の樹脂封止型半導体装置の断
面図、第２図は本発明の一実施例の効果を示す耐湿性試
験の結果を示す図、第３図は本発明の他の実施例のプラ
スチックＰＧＡの断面図、第４図は従来の半導体装置の
断面図である。
面図、第２図は本発明の一実施例の効果を示す耐湿性試
験の結果を示す図、第３図は本発明の他の実施例のプラ
スチックＰＧＡの断面図、第４図は従来の半導体装置の
断面図である。
Claims (1)
- （１）樹脂封止型半導体装置において、半導体チップ、
該半導体チップの支持体および外部導出線部の少なくと
も封入樹脂との接触面が絶縁膜で被覆されていることを
特徴とする半導体装置（２）前記絶縁膜がシリコン酸化
膜、シリコン窒化膜、シリコン酸化窒化膜、リンガラス
膜あるいは酸化アルミニウム膜の単層膜及びこれらの膜
を組み合わせた多層膜であることを特徴とする請求項１
記載の半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63215511A JPH0263148A (ja) | 1988-08-29 | 1988-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63215511A JPH0263148A (ja) | 1988-08-29 | 1988-08-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0263148A true JPH0263148A (ja) | 1990-03-02 |
Family
ID=16673620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63215511A Pending JPH0263148A (ja) | 1988-08-29 | 1988-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0263148A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992004729A1 (en) * | 1990-09-10 | 1992-03-19 | Olin Corporation | Leadframe for molded plastic electronic packages |
| US5455453A (en) * | 1991-07-01 | 1995-10-03 | Sumitomo Electric Industries, Ltd. | Plastic package type semiconductor device having a rolled metal substrate |
| US5523590A (en) * | 1993-10-20 | 1996-06-04 | Oki Electric Industry Co., Ltd. | LED array with insulating films |
| US5530292A (en) * | 1990-03-15 | 1996-06-25 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| JP2014116333A (ja) * | 2012-12-06 | 2014-06-26 | Mitsubishi Electric Corp | 半導体装置 |
| JP5804203B2 (ja) * | 2012-07-11 | 2015-11-04 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1988
- 1988-08-29 JP JP63215511A patent/JPH0263148A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530292A (en) * | 1990-03-15 | 1996-06-25 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| WO1992004729A1 (en) * | 1990-09-10 | 1992-03-19 | Olin Corporation | Leadframe for molded plastic electronic packages |
| US5122858A (en) * | 1990-09-10 | 1992-06-16 | Olin Corporation | Lead frame having polymer coated surface portions |
| US5455453A (en) * | 1991-07-01 | 1995-10-03 | Sumitomo Electric Industries, Ltd. | Plastic package type semiconductor device having a rolled metal substrate |
| US5643834A (en) * | 1991-07-01 | 1997-07-01 | Sumitomo Electric Industries, Ltd. | Process for manufacturing a semiconductor substrate comprising laminated copper, silicon oxide and silicon nitride layers |
| US5523590A (en) * | 1993-10-20 | 1996-06-04 | Oki Electric Industry Co., Ltd. | LED array with insulating films |
| US5733689A (en) * | 1993-10-20 | 1998-03-31 | Oki Electric Industry Co., Ltd. | Led array fabrication process with improved unformity |
| US5869221A (en) * | 1993-10-20 | 1999-02-09 | Oki Electric Industry Co., Ltd. | Method of fabricating an LED array |
| JP5804203B2 (ja) * | 2012-07-11 | 2015-11-04 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US9543252B2 (en) | 2012-07-11 | 2017-01-10 | Mitsubishi Electric Corporation | Semiconductor apparatus and method for producing the same |
| JP2014116333A (ja) * | 2012-12-06 | 2014-06-26 | Mitsubishi Electric Corp | 半導体装置 |
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