JPH0123951B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体素子の製造方法に関し、更に詳
しくは微細パターンを有し、微細加工技術を必要
とする例えばマイクロ波トランジスタ、FETな
どの半導体素子の製造方法に関する。

従来のこの種の半導体素子の製造方法は第１図
ａ〜ｅに示されるような工程で行なわれていた。
第１図ａ〜ｅはバイポーラトランジスタの製造方
法であつてNPNトランジスタを製造する場合を
示しているものである。これらの図から明らかな
ように、従来の方法では最初に第１図ａの如くＮ
型半導体基板１上にシリコン酸化膜２を成長さ
せ、ホトリソ工程により該シリコン酸化膜に窓を
開け、第１図ｂに示されるように拡散又はイオン
注入法によりサイドベース層３を形成する。

次に同様にして、シリコン酸化膜２に窓を開
け、メインベース層（第１動作層）４を形成する
（第１図ｃ）。このメインベース層４上のシリコン
酸化膜２に、第１図ｄに示されるように、サイド
ベース層３間の中央部で窓を開け、エミツタ層
（第２動作層）５を形成する。更に、第１図ｅに
示されるように、サイドベース層３、エミツタ層
５上のシリコン酸化膜２に窓をあけ、コンタクト
部を形成し、リフトオフ法又はエツチング法によ
り各窓を包含する電極金属を形成し、それぞれベ
ース電極６およびエミツタ電極７とする。

従来のバイポーラトランジスタは以上のような
工程により製造されており、しかしこのような製
造方法では第３、４、５、６および７層の形成で
微細寸法を有するため、厳しい精度のマスク合わ
せが必要であつた。そのため、これが歩留り低下
の大きな原因となり、また僅かな位置のずれがト
ランジスタの浮遊容量、直列抵抗を増大させ、特
性および信頼性の劣化をもたらしていた。また、
バイポーラトランジスタの動作層は、エミツタ層
５およびエミツタ層下のメインベース層４であ
り、サイドベース層３はベース抵抗rbb′の減少の
ために形成されており、サイドベース層３下の容
量は寄生容量となる。第１図ａ〜ｅに示された従
来の製造方法では、ベース電極６がサイドベース
層３上の中央に形成されているため、サイドベー
ス層３はその分拡くなり、その結果寄生容量が大
きくなつて高周波特性の利得及びfTの低下を招
いていた。

従つて、本発明の目的は、前述した従来方法に
おける欠点に鑑み、厳しい精度のマスク合わせを
不要にして寄生容量の低減および浮遊容量、直列
抵抗の増大を改善して素子の特性向上と信頼性向
上とを計る半導体素子の製造方法を提供すること
にある。

要するに、本発明の半導体素子の製造方法は、
１枚のマスクで、コンタクト層、第２動作層の位
置決めを行ない、拡散又はイオン注入用の窓を形
成し、この窓よりコンタクト層、第２動作層を形
成するものである。そして、コンタクト層は引出
導電層により電極金属と接続されているためコン
タクト層の面積は小さくなり寄生容量が低減でき
る。

以下、本発明の半導体素子の製造方法の一実施
例をその工程順に示す第２図ａ〜ｊを参照して更
に詳細に説明する。

第２図ａ〜ｊに示された本発明に係る半導体素
子の製造方法における一実施例はバイポーラトラ
ンジスタの製造方法に適用した場合を示すもので
ある。

最初に、第２図ａに示されるように、半導体基
板２１上に、CVD法により窒化シリコン膜２２
を成長し、ホトリソ法によりパターンを形成す
る。第２図ｂは、この窒化シリコン膜２２をマス
クとして半導体基板２１を選択酸化し、シリコン
酸化膜２３を成長し、その後窒化シリコン膜２２
を除去した状態を示している。

次いで、第２図ｃに示されるように、半導体基
板２１、シリコン酸化膜２３上に多結晶シリコン
膜２４と窒化シリコン膜２２を成長させ、ホトリ
ソ法により窒化シリコン膜２２のパターン形成を
行なう。更に、この窒化シリコン膜２２をマスク
として多結晶シリコン膜２４を選択酸化し、コン
タクト層および第２動作層の拡散窓およびコンタ
クト窓の形成を行なう（第２図ｄ）。次いで、第
２図ｅに示されるように、窒化シリコン膜２２―
１のみをホトリソ法を用いて残し、後に引出し導
電層となる多結晶シリコン膜２５を表面に形成
し、イオン注入又は拡散によりコンタクト層２６
を形成する。この後、第２図ｆに示されるよう
に、窒化シリコン膜２２―１およびシリコン酸化
膜２３―１上の多結晶シリコン２５を除去し、引
出し導電層２５―２を形成する。この加工終了
後、ウエハー全面にイオン注入を行ない第１動作
層２７を半導体基板２１に形成する。

次に、ウエハー全面にイオン注入のマスクとな
る例えばレジスト又は窒化シリコン膜２８を成長
し、しかし多結晶シリコン膜２４―１上のみは除
去し、イオン注入により第２動作層２９を半導体
基板２１に形成する（第２図ｇ）。次いで、この
イオン注入マスク層２８を除去した後、多結晶シ
リコン膜２４―１，２４―２，２５―２上に例え
ばPt／Si層３２を形成して多結晶シリコン膜２４
―１，２４―２，２５―２の抵抗を下げる（第２
図ｈ）。その後、その表面全体に絶縁層３０を成
長する（第２図ｉ）。そして、最後に、第２図ｊ
で示されるように、ホトリソ法を用いて多結晶シ
リコン膜２４―１および２５―２上の絶縁層３０
を除去し、電極用のコンタクト窓を開け、次いで
リフトオフ法又はエツチング法により電極金属３
１を形成する。

前述したように、本発明の半導体素子の製造方
法における前記実施例によれば、通常トランジス
タの大きさがリフグラフイー技術で可能な最小寸
法により決められ、例えば最小寸法を1μmとする
と、トランジスタの大きさはマスク合わせを必要
とする従来技術の場合６〜7μmになるのに対し、
コンタクト層２６と第２動作層２９（エミツタ）
の拡散窓は１枚のマスクで位置を決められ、また
コンタクト層は引出導電層により電極金属と接続
されているため、5μmとなり、この結果コンタク
ト層２６下の寄生容量が低減でき、素子特性の向
上が可能となる。

また、第２動作層２９とコンタクト層２６の位
置決めを１枚のマスクで行なうため、第１図ａ〜
ｅで説明された従来の製造方法に比較して、厳し
い精度のマスク合わせを必要とせず、第２動作層
２９はマスク製作上の精度でコンタクト層２６間
の中央に形成でき、この第２動作層２９の中央か
らの僅かなずれに起因する浮遊容量、直列抵抗の
増大は大幅に改善でき、特性の向上が計れる。

更に、素子の信頼性を劣化させる要因として電
極金属が完全にコンタクト窓を包含していないこ
とがあるが、この実施例で説明した方法によれ
ば、電極用のコンタクト窓開けは第２動作層およ
びコンタクト層とも同時に行なわれるため、従来
の製造方法におけるような、例えば第２動作層２
９のコンタクト窓は電極で包含されているが、コ
ンタクト層のコンタクト窓は、完全に電極で包含
されていない、などのことは起らず素子の信頼性
が向上する。

前述した第１の実施例は、コンタクト層２６の
形成を主にイオン注入法で不純物を添加する場合
を想定したものであり、そのため、多結晶シリコ
ン膜２４―１に不純物が添加されないように、多
結晶シリコン膜２５を成長させてあるが、コンタ
クト層２６の形成を熱拡散のみで行なう場合に
は、この多結晶シリコン２５の成長は必要ない。
したがつて、第１の実施例から、この多結晶シリ
コン２５の成長を除いた方法を第２の実施例とす
ることができる。この方法によると、第２図ｅ〜
ｆで行なわれる多結晶シリコン膜２５の選択的な
除去の工程が省略されるため、第１の実施例と同
様な効果を持ちかつ製造方法が第１の実施例に比
べより簡略となる効果をもつ。

第１および第２の実施例は、トランジスタ単体
の製造方法として説明したが、これらの製造方法
は、エミツタ、ベース、コレクタ各層のコンタク
ト部をすべて同一平面上に形成する方法にも応用
できる。これは通常の埋込コレクタ層を持つ形式
でありその応用結果が第３図に示されている。

すなわち、第３図は本発明の半導体素子の製造
方法によつて形成されたICの断面を示しており、
符号３３はエピタキシヤル層、３４は埋込層、３
５は抵抗および３６はコレクタコンタクト部をそ
れぞれ示している。

以上説明したように、本発明は１枚のマスクで
コンタクト層、第２動作層の位置決めを行ない、
拡散又はイオン注入用の窓を形成し、この窓より
コンタクト層および第２動作層を形成する。ま
た、コンタクト層は引出導電層により電極金属と
接続されているためトランジスタは従来の方法で
製造した場合の70％程度まで小さくでき、コンタ
クト層下の寄生容量が大幅に低減でき素子特性の
向上が計れる。しかも、第２動作層、引出導電層
上の電極用コンタクト窓開けは、同時に行なわれ
るため、電極金属は従来の方法と比べて完全にコ
ンタクト窓を包含し、素子の信頼性は向上する。
そしてこの２点により、高信頼性が要求されるマ
イクロ波トランジスタ、FET、高周波ICに応用
することができる。

【図面の簡単な説明】

第１図ａ〜ｅは従来の半導体素子の製造方法を
説明するためその工程順に示す素子の断面図、第
２図ａ〜ｊは本発明の半導体素子の製造方法の一
実施例を説明するためその工程順に示す素子の断
面図、第３図は本発明の半導体素子の製造方法を
応用して形成されたICの断面図である。 ２１…半導体基板、２２，２２―１，２２―２
…窒化シリコン膜、２３…シリコン酸化膜、２
４，２４―１，２４―２…多結晶シリコン膜、２
５…引出電極用多結晶シリコン、２６…コンタク
ト層、２７…第１動作層、２８…イオン注入用マ
スク、２９…第２動作層、３０…絶縁膜、３１…
電極金属、３２…合金層、３３…エピタキシヤル
層、３４…埋込層、３５…抵抗、３６…コレクタ
コンタクト部。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板上に熱処理によりシリコン酸化膜
   となる第１層を形成し、前記第１層上に選択酸化
   のマスクとなる第２層を形成し、この第２層をマ
   スクとして第１層の選択酸化を行う工程と、前記
   第２層の一部を除去した後に不純物を添加後導電
   層となり得る第３層を前記第１層のシリコン酸化
   膜および一部の除去後に残された第２層上に形成
   し、該第３層にイオン注入又は拡散法により不純
   物を添加し、熱処理により前記第２層の除去部の
   みにコンタクト層を形成した後、この第３層を第
   ２層の除去部および外周のみに残るように除去す
   る工程と、前記一部の除去後に残された第２層お
   よびシリコン酸化膜を通してイオン注入により第
   １の動作層を半導体基板に形成する工程と、前記
   第１層、前記一部の除去後に残された第２層、前
   記第３層、およびシリコン酸化膜上に第４層を形
   成するとともに、前記一部の除去後に残された第
   ２層上の前記第４層およびこの第２層を選択的に
   除去する工程と、前記第４層をマスクとしてイオ
   ン注入により第２の動作層を半導体基板に形成す
   る工程と、前記第４層を除去した後、第１層およ
   び第３層の表面層を合金層に変える工程と、前記
   第１層、第３層およびシリコン酸化膜上に絶縁層
   である第５層を形成し、前記第１層および第３層
   上の第５層を除去し電極金属を形成する工程とを
   含む半導体素子の製造方法。