JPH0264751A - データ記憶方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要］ ＣＰＵ等を用いてソフトウェアで多量のデータの状態遷
移を処理する場合に用いて好適なデータ記憶方式に関し
、 状態数が２ｍのデータを複数Ｎ　（Ｎ＞２ｍ）記憶する
場合に、メモリ使用効率の良い状態でメモリエリアを使
用できるようにするとともに、データ処理時間をも少な
くできるようにすることを目的とし。

状態の変化態様が最大２ｍ通りあるＮ　（Ｎ＞２ｍ）種
類のデータをそれぞれ記憶するに際して、ｍ個のメモリ
を一組にして、各メモリのビットごとに該データを割り
当てて記憶するように構成する。

［産業上の利用分野］ 本発明は、ＣＰＵ等を用いてソフトウェアで多量のデー
タの状態遷移を処理する場合に用いて好適なデータ記憶
方式に関する。

［従来の技術］ 第６図はＣＰＵを用いたデータ処理装置のブロック図で
あるが、この第６図において、１０は複数種類（Ｎ）の
データＤ１〜ＤＮ（これらのデータとしては例えばビル
内の各所に設置されたセンサからの各種のデータが考え
られ、各データは複数の状態をとる）を取り込む入力ポ
ート、１１はＣＰＵ、１２は処理プログラムを記憶して
いるＲＯＭ、１３は上記の各データの状態を記憶するＲ
ＡＭ、１４は出力ポートで、これらの入力ポート１０、
ＣＰＵＩＩ、ＲＯＭ１２．ＲＡＭ１３．出力ポート１４
は相互にパスライン１５を介して接続されている。

ここで、ＲＡＭ１３は、第７図に示すごとく、各データ
Ｄ１〜ＯＮに対してそれぞれ１つの保存エリアＭ１〜Ｍ
Ｎ［これらの保存エリアＭ１〜ＭＮはアドレス１〜Ｎに
対応する例えば１バイト（８ビツト）のメモリエリアで
ある］を割り当て、各保存エリアＭ１〜ＭＮに各データ
の状態を保存している。例えば状態が４種類のデータに
対しては、第８図に示すように、保存エリア中の２ビッ
ト分だけを使用している。なお、第８図において、「０
０」の状態■は例えばアラームが発生していない状態、
「０１」の状態■は例えばアラームが初めて発生した状
態、「１０」の状態■は例えばアラーム発生後に復旧し
た状態、ｒｌｌＪの状態■は例えばアラームが継続して
発生している状態を示している。

ところで、このようなデータ処理装置でのデータ処理は
、第９図に示すごとく、まず、ステップａ１で、入力ポ
ート１０を介してデータＤユから順番に状態を読み込ん
だのち、データＤ４についてＲＡＭ１３内のデータＤ８
に対応する保存データとの比較等の処理を行なって新し
い状態（■〜■のいずれかの状態）を保存する（ステッ
プａ２゜ａ３）。

その後は、ステップａ４で、処理結果を見て、その結果
から問題有りの場合は、出力ポート１４から信、号を出
して、ランプ等を点灯させて（ステップａ５）、アラー
ムの発生を通知する。

ま九、処理結果から問題無しの場合は、ステップａ６で
、データＤＮまで上記と同様の処理を施したかどうかを
判定し、Ｎｏなら、ステップａ１以降の処理を実行し、
データＤＮまで上記と同様の処理を施した場合は、処理
を終了する。

［発明が解決しようとする課題］ しかしながら、上記のような従来例にかがるデータ記憶
方式では、１つのデータに対して例えば８ビツトからな
るメモリエリアを割り当てて使用しているので、状態数
の多くないデータを多く記憶しようとすると、メモリ使
用効率が悪い状態で占有するメモリエリアが増大すると
ともに、処理時間も比例して増大するという問題点があ
る。

−例を示すと、１つの保存エリアとして上記のような１
バイト（８ビツト）のメモリを考えると、１つのエリア
で２５６の状態を定義できるが、実際に実用として使用
する場合、１つのデータの状態としてはせいぜい数種（
２〜４）程度である。

今、もし、第８図に示すごとく、データに４種の状態が
あると仮定すると、保存エリア・とじては。

２ビツトを１つとしたエリアで十分であり、８ビツト構
成である必要はない。換言すれば、１保存エリアにつき
、６ビツト分は無駄になっており、全体として、データ
がＮ個の場合は、使用ビットは２Ｎビツトであるのに対
し、３倍の６Ｎビツト分もが無駄なピットになっている
。従って、このような従来の記憶方式では、メモリの使
用効率が悪く、且つ、データ数の増大に伴い占有するメ
モリエリアが増大するのである。

また、従来の記憶方式では、データの処理に際して、こ
の処理に要するソフトウェア上のステップ数をメモリエ
リアの占有数Ｎだけ繰り返す必要があり、このため、デ
ータ数が増えると、処理時間も増える。例えば全てのデ
ータの中で、データが状態■のときに処理Ａを実行する
処理を考えると、このときのアルゴリズムは第１０図の
ようになる。即ち、この第１０図においては、ステップ
ｂ１で、データを読み込み、ステップｂ２で、データが
ｒｏＯＪ　　（状態■）がどうかを判定し、もし、ＹＥ
Ｓなら、ステップｂ３で、処理Ａを施し、Ｎｏなら、ス
テップｂ４で、全エリアのデータを読み込んだかどうか
を判定し、ＮＯの場合は、再度ステップｂ１へ戻る。こ
こで、この第１０図に示すアルゴリズムにおいて、各ス
テップ数を簡単のため１とすると、全処理に必要なステ
ップ数は全ての状態がＩ以外であった場合は、３×Ｎ（
データ数が５１２個の場合は３Ｘ５１２＝１５３６）ス
テップとなる。

本発明は、上述のような問題点を解決しようとするもの
で、状態数が２ｍのデータを複数Ｎ　（Ｎ＞２ｍ）記憶
する場合に、メモリ使用効率の良い状態でメモリエリア
を使用できるようにするとともに、データ処理時間をも
少なくできるようにした。データ記憶方式を提供するこ
とを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

この第１図において、Ｍ１〜Ｍｍはメモリで、これらの
メモリＭ１〜Ｍｍを一組にして、各メモリＭ１〜Ｍｍの
ビット（１〜Ｎ）ごとに、状態の変化態様が最大２ｍ通
りあるＮ　（Ｎ＞２ｍ）種類のデータＤ工〜ＤＮが割り
当てられて記憶されている。

［作　用］ このような構成により、状態の変化態様が最大２ｍ通’
ＪアルＮ　（Ｎ＞２１１１）種類のデータＤ１〜ＤＮを
それぞれ記憶するに際しては、各メモリＭ１〜Ｍｍのビ
ット（１〜Ｎ）ごとに、各データＤ１〜Ｄ、を割り当て
て記憶する。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

この実施例においても、第６図に示すＣＰＵを用いたデ
ータ処理装置のＲＡＭへのデータの記憶の仕方にかかる
もので、第２図は本発明の一実施例を示す図であり、こ
の第２図において、Ｍｌ。

Ｍ２はデータを保存するＲＡＭのアドレス１，２に対応
するメモリエリア（保存エリア）で、これらのメモリエ
リアＭｌ、Ｍ２を一組にして、各メモリＭｌ、Ｍ２のビ
ット（１〜Ｎ）ごとに、状態の変化態様が最大４　（２
ｍ）通りあるＮ　（Ｎ＞２ｍ）種類のデータＤ１〜ＤＮ
が割り当てられて記憶されている。

なお、ＣＰＵはＮビットのデータを同時に処理しつる能
力があるものとする。

上述の構成により、上記のように状態の変化態様が最大
４通りあるＮ種類のデータＤ工〜ＤＮをそれぞれ記憶す
るに際しては、全ての状態（２′″通り）を表現するに
は、Ｎビットのメモリエリアが２個あれば十分であるか
ら、メモリエリアを２アドレス分用意し、各メモリエリ
アＭｌ、Ｍ２のビット（１〜Ｎ）ごとに、各データＤ１
〜ＤＮを割り当てて記憶することが行なわれる。

このようにすれば、メモリエリアの中で無駄になるビッ
トがなくなり、従って、メモリの使用効率を良くするこ
とができ、且つ、データ数が増大しても占有するメモリ
エリアは従来のものに比べると増大しない。

また１本記憶方式では、データの処理に際して、この処
理に要するソフトウェア上のステップ数を１口実行する
だけで良い。このため、データ数の割りに処理時間を短
縮することができる０例えば前述の例と同様、全てのデ
ータの中で、データが状態Ｉのときに処理Ａを実行する
処理を考えると、このときのアルゴリズムは第３図のよ
うになる。

即ち、この第３図においては、ステップＡ１で、メモリ
エリアＭ１のデータを一度に読み込むとともに、ステッ
プＡ２で、メモリエリアＭ２のデータを一度に読み込み
、ステップＡ３で、メモリエリアＭｌ、Ｍ２の対応する
ビットに記憶されているデータのＮＯＲをとり、ステッ
プＡ４で、その結果が「００」　（状態Ｉ）がどうかを
判定し、もし、Ｎｏなら、ステップＡ３で、処理Ａを施
し、ＹＥＳなら、終了する。ここで、この第３図に示す
アルゴリズムにおいて、各ステップ数を簡単のため１と
すると、全処理に必要なステップ数は全ての状態が■以
外であった場合は、４ステツプとなり、処理時間が大幅
に短縮されることがわかる。

なお、一般に、ｋビットのメモリおよびＣＰＵを使用し
た場合、状態が２ｍ通りあるデータの数をＮとすると、
必要なメモリエリアは（Ｎ／ｋ）×ｍバイトとなり、Ｎ
＞２ｍの場合は、従来のＮバイトに比べて小さくなる。

通常は、扱いデータ数（例えば５１２）に比べｍはせい
ぜい２〜４程度であるので、従来よりも少ないエリアで
従来と同様のデータ数を記憶することができる。

次に、具体例として、使用するメモリを１バイト（８ビ
ツト）のものを用い、ＣＰＵとして一度に８ビツトのデ
ータを処理可能な８ビツトＣＰＵを使用したものについ
て説明する。この場合、データ数を５１２とし、各デー
タは４つの状態が存在するものとする。

したがって、この具体例では、５１２種類のデータをそ
れぞれ記憶するに際して、２個のメモリを一組にして、
これらのメモリ対を６４組用意し、各メモリのビットご
とにデータを８個ずつ割り当てて記憶する。即ち、第４
図に示すごとく、データＤ１〜Ｄ、は、メモリエリアＭ
ｌ−１，Ｍ２−１に記憶し、データＤ、〜Ｄ１．は、メ
モリエリアＭ１−２．Ｍ２−２に記憶し、同様にして、
８個ずつデータを区切っていき、最後のデータＤ、。、
〜Ｄ５□２は、メモリエリアＭｌ−６４，Ｍ２−６４に
記憶する。

このようにすれば、状態が４通りあるデータ５１２個を
１２８　［（５１２／８）Ｘ２］バイトで記憶すること
ができる。これに対し、従来は５１２バイトのメモリエ
リアを占有していたので１木刀式によれば、１／４のエ
リアで同数のデータを記憶できることになる。

そして、このようにメモリエリアが減少すると、ハード
ウェアの減少やメモリをアクセスする回数も減少するた
め、ソフトウェアの処理能力も向上する６例えば前述の
例と同様に、全てのデータの中で、データが状態■のと
きに処理Ａを実行する処理を考えると、このときのアル
ゴリズムは第５図のようになる。即ち、この第５図にお
いては、ステップＢ１で、メモリエリアＭ１のデータを
８ビツト分−度に読み込むとともに、ステップＢ２で、
メモリエリアＭ２のデータを８ビツト分−度に読み込み
、ステップＢ３で、メモリエリアＭｌ。

Ｍ２の対応するビットに記憶されているデータのＮＯＲ
をとり、ステップＢ４で、その結果が［００」　（状態
■）がどうかを判定し、もし、ＮＯなら、ステップＢ５
で、処理Ａを施し、ＹＥＳなら、ステップＢ６で、全エ
リア分読み込んだかどうかを判定し、ＮＯならステップ
Ｂ１へ戻る。ここで、この第５図に示すアルゴリズムに
おいて、各ステップ数を簡単のため１とすると、全処理
に必要なステップ数は全ての状態が１以外であった場合
は、５ｘ６４＝３２０ステツプとなり、従来の場合のス
テップ数１５３６に比べ、処理処理時間を約１１５に短
縮できる。

以上、具体例を用いて説明したが、本方式によれば、Ｃ
ＰＵの処理可能なビット数が増大（８ビツトより１６ビ
ツト）したり、データ数が増大すると、より一層の改善
効果が得られるものである。

［発明の効果］ 以上詳述したように、本発明のデータ記憶方式によれば
、状態の変化態様が最大２ｍ通りあるＮ（Ｎ＞２ｍ）種
類のデータをそれぞれ記憶するに際して、ｍ個のメモリ
を一組にして、各メモリのビットごとにデータを割り当
てて記憶することが行なわれるので、メモリ使用効率の
良い状態でメモリエリアを使用できるほか、データ処理
時間も少なくできる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例を示す図、 第３図は本発明の一実施例での処理アルゴリズムを示す
フローチャート、 第４図は本発明の具体例を示す図、 第５図は本発明の具体例での処理アルゴリズムを示すフ
ローチャート、 第６　図４＊　データ処理装置のブロック図、第７図は
ＲＡＭ内の保存エリアを説明する図、第８図は保存デー
タの状態の遷移を示す図、第９図はデータ処理装置での
データ処理例を示すフローチャート、 第１０図は従来例での処理アルゴリズムを示すフローチ
ャートである。 図において、 １０は入力ポート、 １１はＣＰＵ。 １２はＲＯＭ、 １３はＲＡＭ、 １４は出力ポート、 １５はパスライン。 Ｍｌ、Ｍ２．Ｍｌ−１，Ｍｌ−２，Ｍｌ−６４，Ｍ２−
１．Ｍ２−２．Ｍ２−６４．Ｍｍ、ＭＮｊよメモリある
いはメモリエリア（保存工ＩＪア）である。 Ｍｍ Ｎ−１ Ｎ−１ 本発明の源理説明図 Ｍ１〜Ｍｍ−−−メモ、す Ｍｌ、Ｍ２−−−　メモリエリア 本発明の一寅准＠Ｌ示す図 第 図 テ゛−タよき理装置の１０７７図 第６図 Ｍ１〜ＭＮ　−一一メモ、リエリア ＲＡＭ内の保存エリアｔｉ明する口 笛 図 状！！■ 固函■匹■ｍ イ呆存デ一りの、ｌ５ａｎｊｌ＠Ｌ示す（２）第 図 第 日 第 ｉｏ図

Claims (1)

1. 【特許請求の範囲】 状態の変化態様が最大２＾ｍ通りあるＮ（Ｎ＞２＾ｍ）
   種類のデータ（Ｄ＿１−Ｄ＿Ｎ）をそれぞれ記憶するに
   際して、 ｍ個のメモリ（Ｍ１〜Ｍｍ）を一組にして、各メモリ（
   Ｍ１〜Ｍｍ）のビットごとに該データを割り当てて記憶
   することを 特徴とする、データ記憶方式。