JPH0264874A - 画像メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 二産業上の利用分野〕 本発明は、情報処理の出力装置として用いられるドツト
マトリックス方式の表示装置に使用される画像メモリの
制御回路に関する。

二従来の技術〕 ドットマ）　ＩＪフックス式の表示装置では、画像メモ
リに表示すべきデータを格納し、その制御を画像メモリ
制御回路で行っている。このような従来の画像メモリ制
御回路では、例えば１ワード１６ビツト構成の画像メモ
リに２４Ｘ２４ドツト構成の文字データを格納するよう
な場合に対応させて、画像メモリのワードバウンダリか
らずれた任意ビットのアドレスからリプレイス指定（重
ね書き指定）でデータの書き込みを行なえるような処理
機能が備えられているのが通常である。

ところで、例えば１６Ｘ１６ドツト構成の文字を単純に
拡大して２４Ｘ２４ドツト構成の文字を作成したような
場合には、文字の斜め線の部分をきれいに表現すること
ができない。そこで、この部分を滑らかに表現するため
に文字の該当する領域だけ表示データの修正を行うよう
な場合がある。

このような場合、すでに説明した単純なリプレイス指定
では対応することができない。そこで、従来ではこのよ
うな場合、制御プロセッサが画像メモリからの読出デー
タと書込データに対して必要なビットをマスクしたパタ
ーンデータと論理演算を行っていた。そして、リードデ
ータの任意のビット位置から、書込データの最上位ビア
）から任意のビット位置までの連続したピットストリン
グを埋め込んだデータとし、画像メモリに書き込む処理
を行っていた。

〔発明が解決しようとする課題〕

ところが、このような処理では制御プロセッサに負担を
かけることになり、この結果として画像メモリに対する
データ編集の処理速度が遅くなるという問題があった。

そこで本発明の目的は、制御プロセッサに負担をかける
ことなく、書込データ１ワード中の最上位ビットから任
意のビット位置までの連続したピットス）　ＩＪソング
みを、画像メモリの任意のビットアドレスからリプレイ
ス指定で書き込みを行うことのできる画像メモリ制御回
路を提供することにある。

〔課題を解決するための手段〕

本発明では、以下の各回路を画像メモリ制御回路に具備
させる。

（イ）画像メモリのワードアドレスを格納するワードア
ドレスカウンタ。

（ロ）画像メモリのビットアドレスを格納するピットア
ドレスカウンタ。

（ハ〉画像メモリへの書込データを格納するライトデー
タレジスタ。

（ニ）書込データの最上位ビットから任意のビット位置
までのビット長を格納するビットレングスレジスタ。

（ホ）書込データをビットアドレスの値と等シい数だけ
シフトする第１バレルシフタ。

くべ）ビットアドレスの値と等しい数だけ信号“０”が
連続し、残りは信号“１°からなる１ワード長のパター
ンを発生させる第１パタ〜ンジエネレータ。

（ト）ビットレングスレジスタに格納したビット数だけ
信号“１”が連続し、残りは信号“０”で表わされる１
ワード長のパターンを発生させる第２パターンジェネレ
ータ。

（チ）この第２パターンジェネレータがら出力されるパ
ターンを前記したビットアドレスの値と等しい数だけシ
フトする第２バレルシツク。

（す、）第１パターンジェネレータの出力するパターン
における信号“１”と信号“０′′とを反転させるノッ
ト回路。

（ヌ）この第１パターンジェネレータの出力とノット回
路の出力のうちの一方を選択する第１セレクタ回路。

（ル）この第１セレクク回路と第２バレルシフタの出力
との論理積をとる第１アンド回路。

（ヲ）この第１アンド回路の出力と第１バレルシフタの
出力との論理積をとる第２アンド回路。

（ワ）第１アンド回路の出力における信号“１”と信号
“０”とをそれぞれ反転して得られるパターンと画像メ
モリから読み出したデータとの論理積をとる第３アンド
回路。

（力）第２アンド回路および第３アンド回路の出力の論
理演算を行う論理演算回路。

（ヨ）ビットアドレスの値とビットレングスレジスタに
格納されたビットレングス値を加算し、この加算結果が
数値１６以上となったときアクティブとなる信号を出力
する加算器。

そして、本発明では書込データ１ワード中の最上位ビッ
トから任意のビット位置までのデータを、画像メモリの
任意のビットアドレスがらリプレイス指定で書き込むよ
うにする。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第１図は本発明の一実施例における画像メモリ制御回路
とこれによって制御される画像メモリを表わしたもので
ある。

この実施例の画像メモリ制御回路１１は、画像メモリ１
２のワードアドレスを格納するためのワードアドレスカ
ウンタ１３と、ビットアドレスを格納するためのビット
アドレスカウンタ１４の２種類のカウンタを備えている
。ワードアドレスカウンタ１３の出力信号１５は、画像
メモリ１２のアドレス端子Ａに供給されるようになって
いる。

また画像メモリ制御回路１１は、これらのカウンタ１３
．１４と同一データ供給源に接続されたライトデータレ
ジスタ１７、ビットレングスレジスタ１８およびモード
レジスタ１９の３種類のレジスタを備えている。このう
ちライトデータレジスタ１７は、画像メモリ１２への書
込データを格納するレジスタである。ビットレングスレ
ジスタＩ８は画像メモリ１２に書き込むデータの最上位
ビットから任意のビット位置までのビット長を格納する
。モードレジスタ１９は、後に説明する論理演算回路２
１で行われる論理演算の種類を設定するレジスタである
。

ライトデータレジスタ１７の出力側には、書込データを
ビットアドレス値と等しい数だけシフトさせるための第
１バレルシフタ２３が設けられている。ビットアドレス
カウンタ１４の出力側には、第１パターンジェネレータ
２４が設けられている。

第１パターンジェネレータ２４は、ビットアドレス値と
等しい数だけ“０”が連続し、残りは“１”で表わされ
るような１ワード長のパターンを発生させる発生器であ
る。第１パターンジェネレータ２４の出力は、第１セレ
クタ回路２５の一方の入力端子に入力される他、第１ノ
ット回路２６に入力され、前記した１ワード長のパター
ンの“１″と“０”が反転したパターンが作成される。

作成された反転パターンは、第１セレクタ回路２５の他
方の入力端子に入力される。第１セレクク回路２５は、
これらのパターンのいずれかを選択して、その選択結果
を第１アンド回路２７の一方の端子に供給する。

一方、ビットレングスレジスタ１８の出力側には、第２
パターンジェネレータ２９が設けられている。第２パタ
ーンジェネレータ２９は、ビットレングスレジスタ１８
に格納したビット数“１”が連続し残りは０”で表わさ
れる１ワード長のパターンを発生させる。第２パターン
ジェネレータ２９の出力側には、出力された１ワード長
のパターンをビットアドレス値と等しい数だけシフトさ
せる第２バレルシフタ３１が設けられている。

第２バレルシフタ３１の出力は、第１アンド回路２７の
他方の端子に供給される。第１アンド回路２７は両端子
の論理積をとり、その結果を第２アンド回路３２および
第２ノット回路３３に供給する。第２アンド回路３２の
論理結果は、前記した論理、演算回路２１に供給される
。第２ノット回路３３は、第１アンド回路２７の出力に
おける０”と“１”を反転させる。この反転結果は、第
３のアンド回路３５の一方の入力端子に供給される。こ
の第３のアンド回路３５の他方の入力端子には、画像メ
モリ１２のデータ端子りから読み出されたデータを格納
するリードデータレジスタ３６の出力信号が供給される
ようになっており、ここで両者の論理積がとられるよう
になっている。

この論理結果は、論理演算回路２１に供給され、第２ア
ンド回路３２の論理結果と共に所定の論理演算が行われ
ることになる。この論理演算結果は、バッファ３７に蓄
積された後、データバス３８に出力され、画像メモリ１
２のデータ端子りに供給される。

また、加算器３９はビットアドレスカウンタ１４から出
力されるビットアドレス値とビットレングスレジスタ１
８から出力されるビットレングス値とを加算する。そし
て、この加算結果が数値“１６”以上になったときにア
クティブとなるキャリー信号４１を出力するようになっ
ている。

このキャリー信号４１は、タイミング回路４３に供給さ
れる。タイミング回路４３は、第１セレクタ回路２５、
リードデータレジスタ３６およびバッファ３７にそれぞ
れ信号４４．４５．４６を供給するようになっている。

ところで、第２図は画像メモリへ書き込まれる書込デー
タを表わしている。第１図に示した画像メモリ１２には
、第２図（Ａ）に示したように４ビツト×４ビツト構成
のデータが１ワード（−１６ビツト）として書き込まれ
る。同図（Ｂ）は、これら“ａ”から“ｐ”までの各ビ
ットをシリアルに表わしたものである。

一方、第３図は画像メモリ１２のワードアドレスＮにお
けるビットアドレスＤｏ　から書込データを書き込んだ
状態を表わしたものである。

これら第２図および第３図を基にして、第１図に示した
画像メモリ制御回路の実際の動作を次に説明する。

まず、ワードアドレスカウンタ１３にワードアドレスＮ
が設定され、ビットアドレスカウンタ１４にビットアド
レスＤＨが設定される。またライトデータレジスタ１７
にライトデータ （ａｂｃｄｅｆｇｈｉｊｋｌｍｎｏｐ）で表わされる１
ワードのデータが設定され、ビットレングスレジスタ１
８にライトデータのうち書き込みを行うビット長“４”
が設定される。このとき、モードレジスタ１９には、論
理和モードが設定される。

以上のような設定が行われると、画像メモリ１２への書
き込みのための起動が行われる。

このとき、タイミング回路４３は、この書込起動により
画像メモリ１２に対してまず続出サイクルを実行する。

これにより、第３図に示したワードアドレスＮからデー
タが読み出され、このデータはリードデータレジスタ３
６に格納される。

一方、第１パターンジェネレータ２４は、ビットアドレ
ス値と同じ１３ビツト（Ｄｌ！　）　　“０”が連続し
残り３ビツトが“１”となるようなパターン（００００
０００００００００１１１）を発生する。また、第２パ
ターンジェネレータ２９の方は、ビットレングス値と等
しい４ビツトだけ“１“が連続し、残りが０　で表わさ
れるようなパターン （１１１１０００００００００００）　　を発生する。

このパターンは、第２バレルシフタ３１により１３ビツ
ト分シフトし、パターン（１０００００００００００１
１１）　　となる。

第１セレクタ回路２５では、第１パターンジェネレータ
２４の出力を選択し、これを第１アンド回路２７に供給
する。第１アンド回路２７はこれと第２バレルシフタ３
１の出力の論理積をとり、パターン（００００００００
００００１１１）　　を出力する。

さて、ライトデータレジスタ１７に設定された１ワード
のデータ（ａｂｃｄｅｆｇｈｉｊｋｌｍｎｏｐ）は、第
１バレルシフタ２３により１３ビツト分シフトされ、デ
ータ（ｄｅｆｇｈｉｊｋｌｍｎｏｐａｂｃ）となる。こ
のデータは第２アンド回路３２に供給され、第１アンド
回路２７から出力されるパターンとの論理積がとられる
。この結果、データ（００００００００００００ａｂｃ
）　　が得られる。また、リードデータレジスタ３６に
格納されたリードデータは第３アンド回路３５で第２ノ
ット回路３３から出力されるパターンと論理積がとられ
る。ここで第２ノット回路３３から出力されるパターン
は、第１アンド回路２７から出力されるパターン（００
００００００００００１１１）　　の論理を反転させた
パターン（１１１１１１１１１１１１１０００）である
。

第３アンド回路３５の論理出力は、第２アンド回路３２
の出力するデー９　（００００００００００００ａｂｃ
）　　と共に論理演算回路２１で論理演算される。この
とき、論理演算回路２１はモードレジスタ１９によって
論理和をとるように設定されている。この結果、論理演
算回路２１からは上位１３ビツトがリードデータの上位
１３ビツトで、下位３ビツトが“ａｂｃ”で表わされる
データが出力される。

このデータは、バッファ３７を介して画像メモリ１２の
データ端子りに供給され、ワードアドレスＮに書き込ま
れることになる。

画像メモリ１２に対するこの書き込みが終了すると、タ
イミング回路４３は加算器３９から出力されるキャリー
信号４１を検知する。そして、これがアクティブでなけ
れば動作を終了する。

キャリー信号４１がアクティブであるとき、タイミング
回路４３はワードアドレスカウンタ１３を１つインクリ
メントし、画像メモリ１２に対して続出サイクルを実行
する。すなわち、アドレス（Ｎ＋１）からデータの読み
出しを行い、リードデータレジスタ３６に格納する。ま
た、第１セレクタ回路２５を、第１ノット回路２６がら
の出力を選択するように切り換える。これにより、第１
アンド回路２７の出力は（１００００００００００００
０００）となり、第２アンド回路３２の出力は （ｄｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏ）となる。リード
データは第３アンド回路３５によって論理積がとられ、
上位１ビツトが“０”で残りの１５ビツトがリードデー
タの下位１５ビツトで表わされるデータとなる。

このデータは、論理演算回路２１で論理和がとられ、上
位１ビツトが“ｄ”で残りの１５ビツトがリードデータ
の下位１５ビツトで表わされるデータとなる。このデー
タは、画像メモリ１２のアドレス（Ｎ＋１）に書き込ま
れる。このようにして、ワードアドレスＮのビットアド
レスＤ以降に、“ａｂｃｄ”というビットストリングの
書き込みが完了し、一連の動作が終了する。

引き続いて、ワードアドレスカウンタ１３に新たなアド
レスを設定し、ライトデータレジスタに先程設定したデ
ータを４ビツトシフトしたデータとして設定し書き込み
動作を行い、以上説明した一連の動作を行わせることに
より、第３図に示したようなデータの書き込みが行われ
ることになる。

〔発明の効果〕

以上説明したように、本発明によれば書込データ１ワー
ド中の最上位ビットから任意のビット位置までの連続し
たビットストリングを、画像メモリの任意のビットアド
レスからリプレイス指定で書き込むことができるように
なった。従って、制御用のプロセッサの処理量を削減す
ることができ、結果として画像メモリへのデータの編集
時の処理速度を向上させることができるという効果があ
る。

【図面の簡単な説明】

図面は本発明の一実施例を説明するためのもので、この
うち第１図は画像メモリおよび画像メモリ制御回路を示
すブロック図、第２図（Ａ）はマトリックス構造に表現
したデータを示す説明図、同図（Ｂ）は同図（Ａ）に示
したデータをシリアルデータとして表現した場合の説明
図、第３図は画像メモリの一部を示す説明図である。 １１・・・・・・画像メモリ制御回路、１２・・・・・
・画像メモリ、 １３・・・・・・ワードアドレスカウンタ、１４・・・
・・・ビットアドレスカウンタ、１７・・・・・・ライ
トデータレジスタ、１８・・・・・・ビットレングスレ
ジスタ、１９・・・・・・モードレジスタ、 ２１・・・・・・論理演算回路、 ２３・・・・・・第１バレルシツク、 ２４・・・・・・第１パターンジェネレータ、２６・・
・・・・第１ノット回路、 ２９・・・・・・第２パターンジェネレータ、３５・・
・・・・第３アンド回路、３９・・・・・・加算器、２
５・・・・・・第１セレクタ回路、 ２７・・・・・・第１アンド回路、 ３１・・・・・・第２バレルシツク、 ３２・・・・・・第２アンド回路、 ３３・・・・・・第２ノット回路、 ３６・・・・・・リードデータレジスタ。 日本電気株式会社 日本電気データ機器株式会社

Claims (1)

1. 【特許請求の範囲】 画像メモリのワードアドレスを格納するワードアドレス
   カウンタと、 前記画像メモリのビットアドレスを格納するビットアド
   レスカウンタと、 前記画像メモリへの書込データを格納するライトデータ
   レジスタと、 前記書込データの最上位ビットから任意のビット位置ま
   でのビット長を格納するビットレングスレジスタと、 前記書込データをビットアドレスの値と等しい数だけシ
   フトする第１バレルシフタと、 前記ビットアドレスの値と等しい数だけ信号“０”が連
   続し、残りは信号“１”からなる１ワード長のパターン
   を発生させる第１パターンジェネレータと、 前記ビットレングスレジスタに格納したビット数だけ信
   号“１”が連続し、残りは信号“０”で表わされる１ワ
   ード長のパターンを発生させる第２パターンジェネレー
   タと、 この第２パターンジェネレータから出力されるパターン
   を前記ビットアドレスの値と等しい数だけシフトする第
   ２バレルシフタと、 前記第１パターンジェネレータの出力するパターンにお
   ける信号“１”と信号“０”とを反転させるノット回路
   と、 この第１パターンジェネレータの出力とノット回路の出
   力のうちの一方を選択する第１セレクタ回路と、 この第１セレクタ回路と前記第２バレルシフタの出力と
   の論理積をとる第１アンド回路と、この第１アンド回路
   の出力と前記第１バレルシフタの出力との論理積をとる
   第２アンド回路と、前記第１アンド回路の出力における
   信号“１”と信号“０”とをそれぞれ反転して得られる
   パターンと前記画像メモリから読み出したデータとの論
   理積をとる第３アンド回路と、 前記第２アンド回路および第３アンド回路の出力の論理
   演算を行う論理演算回路と、 前記ビットアドレスの値と前記ビットレングスレジスタ
   に格納されたビットレングス値を加算し、この加算結果
   が数値１６以上となったときアクティブとなる信号を出
   力する加算器とを具備し、前記書込データ１ワード中の
   最上位ビットから任意のビット位置までのデータを、前
   記画像メモリの任意のビットアドレスからリプレイス指
   定で書き込むことを特徴とする画像メモリ制御回路。