JPH0266662A - データ処理システムおよびデータ処理システム内で連続するバーストアクセスを整列させるための方法 - Google Patents

データ処理システムおよびデータ処理システム内で連続するバーストアクセスを整列させるための方法

Info

Publication number
JPH0266662A
JPH0266662A JP1162475A JP16247589A JPH0266662A JP H0266662 A JPH0266662 A JP H0266662A JP 1162475 A JP1162475 A JP 1162475A JP 16247589 A JP16247589 A JP 16247589A JP H0266662 A JPH0266662 A JP H0266662A
Authority
JP
Japan
Prior art keywords
burst
counter
bit
address
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1162475A
Other languages
English (en)
Other versions
JP2992552B2 (ja
Inventor
Percy R Aria
パーシー・アール・アライア
David W Stoenner
デビッド・ダブリュ・スターナー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH0266662A publication Critical patent/JPH0266662A/ja
Application granted granted Critical
Publication of JP2992552B2 publication Critical patent/JP2992552B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0879—Burst mode

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Bus Control (AREA)
  • Logic Circuits (AREA)
  • Memory System (AREA)
  • Information Transfer Systems (AREA)
  • Programmable Controllers (AREA)
  • Processing Of Color Television Signals (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明はデータ処理バーストアクセス技術に関し、か
つより特定的にはそこにおいてバーストの大きさがプロ
グラムされることができかつそこにおいてプロセッサが
バーストあたりのデータの転送の数をモニタしないバー
ストアクセス技術に関する。
データ処理システムにおいて、プロセッサからメモリへ
のデータおよび命令の転送はバーストアクセスまたはバ
ースト転送と呼ばれる技術によって近年容易にされてき
た。この技術において、そこからデータを読出すためま
たはそこにデータをストアするために、最初のアドレス
が特定されかつシステムが順次に連続的なアドレス位置
をアクセスする。プロセスとメモリとの間に接続された
コントローラがバーストアクセスを実行する責任がある
。コントローラはそれに対してデータがアクセスされる
べき新しいものを発生するためにアドレスを増分する。
もし１０のアドレスがアクセスされるべきでありかつそ
れらがすべて順次であれば、第１のアドレスだけがバー
ストモードにおいて特定される必要がある。その後、後
の９のアドレスは自動的にアクセスされる。
成る先行技術のコンピュータシステムにおいて、プロセ
ッサがバーストモード転送を制御する。プロセッサは各
々のバースト内のデータ転送の長さを承知しており、か
つそのサイズ制限内のデータ転送を制御する。
しかしながら、他のシステムにおいて、プロセッサはバ
ースト内においてどれだけ多くのデータ転送が起こるか
を追跡しない。したがって、これまでバーストがいつ終
了するのかを決めるのが難しかった。これらの場合にお
いて、コントローラがどれだけ多くのデータ転送が生じ
たかを追跡する責任がある。
コントローラがバーストの終了した後の成る点において
付加的なデータ転送が要求され得ないということをそれ
に知らせるためにプロセッサと交信しなければならない
という問題が起こった。プロセッサが固定された数のバ
ースト転送以上のものを取扱うことができない場合この
問題は特に面倒である。プロセッサがバーストアクセス
下における転送の数を追跡せずかつ予め定められた数の
転送以上のものを扱うことができない場合、問題はこれ
まで解決法がなかった。
コントローラがバースト内の転送の数を追跡しかつプロ
セッサにいつ転送の要求をやめるかを知らせるのを可能
とすることが有利であろう。
新しいバーストを完全な数の転送と自動的に整列させる
ためのシステムを設けることもまた有利であり、それゆ
えデータアクセス動作の効率が最大にされ得る。
成るビットだけが比較されるのを可能とするためにマス
キング機能を提供することもまた有利であろう。
バースト内のデータ転送の最大数を追跡することもまた
有利であろう。
現在のバースト要求のもとての最大数の転送が行なわれ
たことおよび新しいバースト要求を伴なう新しいアドレ
スがバーストモードにおいてデータ転送を続けるために
プロセッサによって作られなくてはならないということ
をプロセッサに知らせるためのシステムを設けることも
また有利であろう。
発明の要約 この発明に従うと、データ転送のバーストに対する要求
を開始することができるプロセッサと、メモリとを有す
るデータ処理システムが提供される。メモリコントロー
ラがプロセッサおよびメモリに接続される。コントロー
ラはその中にストアされバーストあたりに許されるデー
タ転送の最大数を表わす値を有するバーストカウントレ
ジスタを含む。またメモリコントローラ内にはその中に
列ラッチアドレスを示す値をストアした列ラッチ／カウ
ンタがある。列ラッチ／カウンタはアドレスを増分する
ことができる。最終的に、メモリコントローラ内に含ま
れるのは、バーストカウントレジスタ内の対応するビッ
トと比較されるべき列ラッチ／カウンタ内のビットを特
定するためのプログラム可能マスクである。
それの詳細な説明と関連して添付の図面を参照すると、
この発明の完全な理解が得られる。
好ましい実施例の説明 さて第１図を参照すると、桁上げ入力を有する８ビツト
電子カウンタの略図が示され、それはデータ処理システ
ムにおいて用いられるカウンタの典型的なものである。
８ビツトはいないし７にラベルを付けられ、かつ、この
図においては、すべてが０に設定されている。最下位ビ
ットは図の一番左端の部分に示されかつ最上位ビットは
１香石の部分に示される。
さて第２図をも参照すると、それに対して１のプリセッ
トレベル、および入力ビットＱ、が接続される、命令の
目的のための助けになる、単純にされ、分離された論理
装置（マルチプレクサ）１０が示され、そこにおいてｉ
はカウンタのビット位置（図示されず）である。以下に
より詳細に説明されるテストビットＴＳＴもまたマルチ
プレクサ１０の選択入力に入力される。ＴＳＴがハイで
あるとき、入力１がボートＳ１として選択される。
しかしながら、ＴＳＴがローのとき、ビットｉの状態が
マルチプレクサ１０への入力として選択される。装置１
０の出力は、次の位のビット位置にロードされるビット
を表わすり、＋１として示される。それはＴＳＴ線の状
態を反映する。もしＴＳＴ信号がハイならば、−ビット
が装置１０に入力されかつハイ１＋１　ビットとして出
力される。
たとえば、ＴＳＴビットハイを伴なう装置１０へのビッ
ト３人力は、カウンタのビット４への強制桁上げをもた
らすであろう。換言すれば、ＴＳＴがハイのとき出力り
はハイであり、ＴＳＴがローのとき出力りはＱの値に依
存してハイまたはローのいずれかである。それゆえ、も
しＴＳＴがローであれば、そのときビット３は、ハイの
とき、ハイであるビット４への桁上げをもたらすであろ
う。
同じように、もしＴＳＴがローでありかつビット３がロ
ーであれば、その場合ビット４への桁上げはローであろ
う。
さて第３図をも参照すると、８ビツトカウンタが各々が
４ビツトを有する下位セクションと上位セクションとに
分けられて示される。クロッキング動作が始まると、下
位セクションおよび上位セクションの値は、この図に示
されるように１度に１ビツトずつ最下位ビットから始ま
って、増分される。下記に説明されるように、カウンタ
の下位および上位セクションの両方における最下位ビッ
トは実質上同時にクロック動作される。
さて第４図をも参照すると、カウンタの下位セクション
の４ビツトおよび上位セクションの４ビットは結局は最
大または最高値に達し、すべてが「１」で構成される。
４−／ビットセクションのこの値は、１５のクロック動
作サイクルの後に達せられる。この点において、すべて
のビットメないし７は適切なトグル動作のためにテスト
されかつ下位セクションのすべてのビットは適切な桁上
げ動作のためにテストされた。
同じように、カウンタの上位セクションのすべての４つ
のビット４ないし７は適切な桁上げ動作のためにテスト
された。
さらに、ＴＳＴビットがビット４、上位セクションの最
下位ビット、に導入され、カウンタの下位セクションの
最上位ビット（ビット３）からの桁上げをシミュレート
する。
さて第５図をも参照すると、カウンタが付加的な１回り
ロック動作された後のカウンタの両方のセクションの状
態が示される。カウンタの下位セクションのすべてのビ
ット２ないし３および上位セクションのすべてのビット
４ないし７が２に設定されていることに注目されたい。
これはＴＳＴビットが不能化されたという事実に起因し
、下位セクションが上位セクションに自然に（すなわち
、強制された態様ではなく）桁上げすることを可能にし
、ビット４がＯにトグル動作しかつ自然にその後のビッ
ト５．６および７もまた０になるという結果をもたらす
。
さて第６図をも参照すると、１１ビツトのカウンタが示
される。カウンタのすべてのビットは最初にＯに設定さ
れる。
さて第７図をも参照すると、１１ビツトのカウンタが６
ビツトの下位セクションと５ビツトの上位セクションと
に分けられる。３１のクロック周期の後、下位セクショ
ンのビット５を除いてすべてが値ｌにトグル動作された
。
さて第８図をも参照すると、カウンタがもう１度りロッ
ク動作され、結果としてビット５を除くすべてがΔに設
定された。下位および上位セクションの双方がもう１度
りロック動作され結果として第８図において示される値
になった。
さて第９図をも参照すると、３１のさらなるクロック周
期の後のカウンタの下位および上位セクションが示され
る。この点において、すべての１１のビットが１に設定
される。テストビットはカウンタの始め（第６図）から
終わり（第９図）まで活性状態である。
第１０図をも参照すると、すべての１１のビットが最大
値またはハイの値に設定された後、テストビットＴＳＴ
が不能化される。この点においてカウンタはもう１度増
分され、下位セクションの最上位ビットが上位セクショ
ンの最下位ビットに桁上げされるという結果をもたらす
。カウンタの結果として生じる値は今２である（すべて
のビットが０に設定される）。この手続は下位セクショ
ンから上位セクションへの桁上げ動作が適切に動作して
いること、および特定的には、ビット５がビット６に適
切に桁上げされることを確実にする。
こうして、すべての１１のビットが合計６５のステップ
またはクロック周期においてテストされるということが
理解される。カウンタのこのテストは、すべての最下位
ビットからすべての対応する最上位ビットへの桁上げ動
作と同様にビットごとの／から１へのおよび１からｙへ
の個々のトグル動作を含む、効果的で完全なものである
。それゆえ全体のカウンタが、従来この動作のために必
要とされた２２２のクロックステップよりむしろ、６５
クロック周期の間にテストされる。
どんな数のビットを有するカウンタでも、もし２つまた
はそれ以上のセクションが前述の態様で取扱われれば、
完全にテストされることができる。
しかしながら、もしカウンタのサイズが比較的小さけれ
ば、多すぎる数のセクションにカウンタを分けることは
効果的でなくなる。一般に、一方のセクションがｎかつ
他方がｎ＋１のビットを有していれば、その場合カウン
タを完全にテストするために２（２°−１）＋３のクロ
ック周期が必要とされる。奇数ビットカウンタを１ビツ
トだけ互いに異なる大きさの２つのセクションに分ける
ことが最も効果的である。しかしながら、各々がｎビッ
トの等しいセクションの場合は、前述の発明の技術によ
ってカウンタを完全にテストするために必要とされるク
ロック周期の数は２１１である。
さて第１１図をも参照すると、それは便宜上第１１ａ図
ないし第１１ｂ図として示されており、この発明を実施
するための装置を示す略回路図が示される。第１１図は
プロセッサ（図示せず）とＤＲＡＭアレイ（図示せず）
との間のアドレス経路を制御するダイナミックランダム
アクセスメモリ（ＤＲＡＭ）コントローラを示す。コン
トローラは１１ビツトの行ラッチおよび１１ビツトの列
ラッチおよびカウンタ１０８を行と列のアドレスをそれ
ぞれ４Ｍに達するいずれのＤＲＡＭサイズにも多重化す
るために用いる。
１１ビツトのアドレスバス１００はアドレス情報の下半
分を搬送しかつ１１ビツトのアドレスバス１０２はアド
レス情報の上半分を搬送する。アドレスライン能動化（
ＡＬＥ）信号１０４が行ラッチ装置１０６にかつ列ラッ
チおよびカウンタ装置１０８に与えられる。自動／外部
タイミング回路が参照番号１１０で示される。
パワーアップ／プリロードおよびストローブ論理装置１
１２がリフレッシュ線によって行リフレッシュカウンタ
１１４に接続される。行リフレッシュカウンタ１１４に
接続されるのは列リフレッシュカウンタ１１５である。
アドレスマルチプレクサ１１８は行ラッチ１０６、列ラ
ッチおよびカウンタ１０８、行リフレッシュカウンタ１
１４および列リフレッシュカウンタ１１６から入力を受
取る。アドレスマルチプレクサ１１８の出力に接続され
るのは、それに対して出力能動化（＊ＯＥ）線が装着さ
れた３状態バツフア１２０である。３状態バツフア１２
０の出力はアドレスバス１２２に与えられ、それは１１
ビツトを有する。バス１２２はこのコントローラに接続
される単数または複数のＤＲＡＭ　（図示されず）のア
ドレスに接続される。
行アドレスストローブ（ＲＡＳ）および列アドレススト
ローブ（ＣＡＳ）デコード論理が参照番号１２４で提供
される。このデコード論理１２４の出力は＊ＲＡＳおよ
び＊ＣＡＳ信号に与えられる。４のＲＡＳおよびＣＡＳ
信号があり、それは好ましい実施例におけるメモリの４
つのバンクの各々に対するものである。それ以上のバン
クを有するＤＲＡＭに対しては、付加的な信号が要求さ
れ、より少ない数のバンクはより少ないものを要求する
であろう、かっただ１つのバンクもまた可能である。行
ラッチ１０６に接続されているのは行レジスタ１０７で
ある。行レジスタ１０７の出力はコンパレータ１０７ａ
に与えられる。
行ラッチ１０６は１１ビツトのラッチである。
それはＤＲＡＭへの行アドレスを保持する。アドレスラ
ッチ能動化（ＡＬＥ）信号がハイの時ラッチ１０６は透
明になり、かつＡＬＥのローになる端縁でアドレスがラ
ッチされる。
行レジスタ１０７もまた１１ビツトのレジスタである。
それはＤＲＡＭへの前のアクセスの行アドレスを保持す
る。レジスタ１０７は（通常およびバンクインタリーブ
アクセスモードにおいて）あらゆるアクセスの終わりに
おいて、または新しい行アドレスがアクセスされるべき
ときであるキャッシュアクセスの終わりにおいて、ＲＡ
ＳＩ入力のローになる端縁によってクロック動作される
。
行コンパレータ１０７ａは１１ビツトのコンパレータで
ある。それは現在のアクセスの行アドレス（行ラッチ１
０６の内容）を前のアクセスのそれ（行レジスタ１０７
の内容）と比較し、かつ行比較（ＲＣ）信号を発生する
。行比較およびバンク比較信号は＊キャツシュヒツト（
＊ＣＨ）信号を発生するためにＡＮＤ処理される。もし
現在の行およびバンクアドレス（行ラッチ１０６および
バンクラッチ１２６の内容）がそれぞれ前の行およびバ
ンクアドレスと同じであれば、＊ＣＨ信号はローであり
、かつもし現在の行および／またはバンクアドレスが前
の行および／またはバンクアドレスと整合しなければ、
それはハイである。単一バンクＤＲＡＭ構成を有するシ
ステムに対しては、行および列パラメータのみがメモリ
内のデータの位置を識別することを要求されるというこ
とが注目されるべきである。それゆえ、これらの例にお
いて、複数のバンクを検討する必要がないので、行／バ
ンクＡＮＤ処理動作は＊ＣＨ信号を発生することを要求
されない。
＊ＣＨ信号は外部タイミング発生器１１０によってキャ
ッシュモードの間に用いられ、それはもし連続したアク
セスが同一バンク内の同一の行に対しであればＲＡＳ１
入力を活性化された状態（ハイ）に保ち（かつしたがっ
て、現在のＲＡＳ上の予充電時間をセーブし）、または
もし連続したアクセスが異なる行および／またはバンク
に対してであれば、ＲＡＳ１入力を非活性化し、それに
よってキャッシュアクセスを終えかつキャッシュミスを
示す。
列ラッチおよびカウンタ１０８は１１ビツトのロード可
能なカウンタである。それはＤＲＡＭへの列アドレスを
保持する。ＡＬＥがハイの時カウンタは透明になり、か
つＡＬＥのローになる端縁てアドレスがロードされる。
アクセスのバースト／ブロックモードにおいて、列ラッ
チおよびカウンタ１０８は列クロック（ＣＣ）のローに
なる端縁によって増分され、それによって連続するメモ
リアドレスを発生する。
バンクラッチ１２６は２ビツトのラッチである。
それはＤＲＡＭへのバンクアドレスを保持する。
ＡＬＥがハイの時ラッチ１２６は透明になり、がつＡＬ
Ｅのローになる端縁でアドレスがラッチされる。
バンクレジスタ１２８もまた２ビツトのレジスタである
。それはＤＲＡＭへの前のアクセスのバンクアドレスを
保持する。レジスタ１２８は通常のおよびバンクインタ
リーブアクセスモードにおいてあらゆるアクセスの終わ
りにおいてＲＡＳＩのローになる端縁によってクロック
動作される。
バンクコンパレータ１３０は２ビツトのコンパレータで
ある。それは現在のアクセスのバンクアドレス（バンク
ラッチ１２６の内容）を前のアクセスのそれ（バンクレ
ジスタ１２８の内容）と比較しかつ＊バンク比較（＊Ｂ
Ｃ）信号を発生する。
もし現在のバンクアドレスが前のバンクアドレスと同じ
であれば＊ＢＣ信号はローであり、かつもし現在のバン
クアドレスが前のバンクアドレスと整合しなければハイ
である。
＊ＢＣ信号は外部タイミング発生器〕１０によってバン
クインタリーブの間に用いられ、それはもし２つの連続
するアクセスが２つの異なるバンクへであればＲＡＳＩ
入力を直ちに活性化するため、またはもし２つの連続す
るアクセスが同一のバンクに対してであればＲＡＳ１入
力を遅延させるためのいずれかである。
バーストカウントレジスタ１３２は１１ビツトのレジス
タである。それはレジスタロード論理を介するレジスタ
ロード信号のローになる端縁によってアドレスバス（Ａ
ＩＯ−０）を介してロードされる。このレジスタ１３２
はパワーアップの後のリセットモードにおいてすべての
１が（最大バーストカウントのため）プリロードされる
。
マスクレジスタ１３４は１１ビツトのレジスタである。
それはレジスタロード論理を介するレジスタロード信号
のローになる端縁によってアドレスバス（Ａ　＋。−８
）を介してロードされる。このレジスタ１３４はパワー
アップの後のリセットモードにおいてすべての１が（比
較に加わるすべてのビットのため）プリロードされる。
列コンパレータ論理１３６は列ラッチおよびカウンタ１
０８の内容をバーストカウントレジスタ１３２のそれら
と比較し、それはバーストカウント値の終わりを含む。
マスクレジスタ１３４の内容は列ラッチおよびカウンタ
１０８とバーストカウントレジスタ１３２の１１のビッ
トのどれが比較に加わるかを決める。
構成レジスタ１３８は１１ビツトのレジスタである。そ
れはレジスタロード論理を介するレジスタロード（ＲＬ
）信号のローからハイへの端縁によってアドレスバス（
Ａ＋　ｏ　−ｏ　）　１００を介してロードされる。構
成レジスタ１３８は、成るオプションを選択するように
プログラムされ、それはＴＳＴオプションを含み、下記
に説明される。
ＴＳＴ、およびＴＳＴｏビットはテスト目的のために用
いられる。もしビットのいずれかが（１）にセットされ
ればその場合ＲＬの活性状態の端縁は構成レジスタ１３
８のみをロードするであろう。
これらの２つのビットはまた２４ビツトのりフレッシュ
カウンタをテストするために用いられる。
各々の１１ビツトの行および列カウンタは２つのカウン
タ、６ビツトである一方と５ビツトの他方、に分けられ
、それは上記の第６図ないし第１０図に関する一般的な
説明において述べられる。
もしＴＳＴ、が（１）にセットされれば、そのとき６ビ
ツトの列カウンタの最下位ビットおよび２ビツトカウン
タの最下位ビットへの桁上げが強制的にハイにされる。
もしＴＳＴ、が（０）にリセットされれば、そのとき６
ビツトの列カウンタの最下位ビットへの桁上げが５ビツ
トの行カウンタの最上位ビットから来、かつ２ビツトの
カウンタの最下位ビットへの桁上げが５ビツトの列カウ
ンタの最上位ビットから来る。もしＴＳＴｏが（１）に
セットされれば、そのとき５ビツトの行および列カウン
タの最下位ビットへの桁上げが強制的にハイにされる。
もしＴＳＴｏが（０）にリセットされれば、そのとき５
ビツトの行および列カウンタの最下位ビットへの桁上げ
がそれぞれの６ビツトのカウンタの最上位ビットから来
る。これらのビット（ＴＳＴ、、。）の両方がパワーア
ップの後のリセットモードにおいてリセット（０）され
る。
参照番号１４０で示されるレジスタロード論理がバース
トカウント１３２、マスク１３４および構成レジスタ１
３８をアドレスバス１００を介してロードする。リセッ
トフリップフロップ１４４およびトグルフリップフロッ
プ１４２がどのレジスタが後に説明されるようにロード
されるかを決める。
レジスタロード（ＲＬ）信号がローになるとき、選択さ
れたレジスタが透明になり、アドレスバス（ＡＩ。−０
）からのデータを受取り、かつ比較論理の出力が非能動
化される。データはＲＬのローからハイへの端縁でレジ
スタにラッチされかつ比較論理の出力がＲＬがハイのと
き能動化される。
パワーアップの後のリセットの第１の動作はパワーアッ
プリセット論理によって自動的にされ、それはリフレッ
シュカウンタ１１４，１１６をクリアし、リセットフリ
ップフロップ１４４およびトグルフリップフロップ１４
２をクリアしかつバーストカウント１３２、マスク１３
４および構成１３８レジスタをプリロードする。リセッ
トモードにおけるモード制御線ＭＣ，、。を保持する間
にこれらの動作はまたＲＡＳＩの非活性状態の端縁で同
時に実行される。
次に、構成レジスタ１３８はアドレスバスＡ１ｏ−ｏ１
００を介してＲＬの活性状態の（ローからハイへの）端
縁によってロードされるかもしれない。ＲＬの次の活性
状態の端縁は同様にアドレスバスＡ、。−８１００を介
してマスクレジスタ１３４をロードするであろう。ＲＬ
の後の活性状態の端縁は同様にアドレスバスＡ＋ｏ−ｏ
１００を介してバーストカウントレジスタ１３２をロー
ドするであろう。ＲＬ倍信号いかなるさらなる活性化も
同様にアドレスバスＡｇｏ−ｏ１００を介しテマスクレ
ジスタ１３４およびバーストカウントレジスタ１３２を
再ロードするであろう。ＲＬ倍信号いかなるさらなる活
性化もマスクレジスタ１３４およびバーストカウントレ
ジスタ１３２を個々にその順序（ｏｒｄｅｒ）で再ロー
ドするであろう。
行リフレッシュカウンタ１１４および列リフレッシュカ
ウンタ１１６は各々１１ビツトでありかつバンクリフレ
ッシュカウンタ１４６は２ビツトである。すべての３つ
のカウンタは同期している。
カウンタ１１４．１１６．１４６はそれらの「クリア」
入力を活性状態に保持する間にそれらを同期してクロッ
ク動作することによってクリアされ得る。行および列リ
フレッシュカウンタ１１４．１１６の大きさは下位列カ
ウンタ入力に行くべき適切な行カウンタ出力を選択する
ことによって設定される。その選択はマルチプレクサの
助けを伴なってのＤＲＡＭサイズデコーダ出力によるも
のである。
アドレスマルチプレクサ１１８は１１ビツトの４人カマ
ルチプレクサである。それはＤＲＡＭへのアドレスとし
て４の１１ビツトアドレスのうちの１つを選択する。４
の１１ビツトアドレスバスは行ラッチ１０６の出力、列
ラッチおよびカウンタ１０８の出力、行リフレッシュカ
ウンタ１１４の出力および列リフレッシュカウンタ１１
６の出力からである。４のアドレスのうちの１つの選択
はマルチプレクサ制御１４０によってなされる。
マルチプレクサ制御論理１４０はＭＣ，、ｏ　ＩＮＴＭ
ＳＥＬおよび＊Ｃ８入力信号に依存してアドレスマルチ
プレクサのために適切な選択信号を発生する。
ＲＡＳおよびＣＡＳデコード論理１２４はＩＲＡＳおよ
びＩＣＡＳタイミング信号をデコードし４の＊ＲＡＳ　
　および４のバンクＣＡＳ信号を発生し、それは順にＤ
ＲＡＭの４のバンクを制御する。＊ＲＡＳ、信号のデコ
ード動作は＊Ｃ５ＳＭＣ１＋　。、ＳＥＬ、、。、ＲＣ
Ｃ信号によってなされる。
もしバイトデコード機構がＣＡＳデコード機構として選
択されれば、ＣＡＳ能動化論理１５０が用いられる。バ
イト能動化は外部的にデコードされかつ＊ＣＡＳＥＮｓ
−ｏ入力線に接続され、それはまたＣＡＳ能動化論理へ
の入力である。すべての＊　ＣＡ　Ｓ　Ｅ　Ｎ　３−ｏ
信号は、個々にＩＣＡＳ信号でゲートされ適切なバイト
ＣＡＳ信号を発生する。
ＣＡＳマルチプレクサ１５２は２から１への４ビット幅
のマルチプレクサである。用いられているＣＡＳデコー
ド機構および動作モードに依存して、それは出力への＊
ＣＡＳ、信号の１組を選択する。
ＣＡＳマルチプレクサ制御論理１５４はバンクデコード
されたＣＡＳ　１２４またはバイトＣＡＳ　１５０を選
ぶ。
論理１５６は３機能ピン＊ＢＣ／＊ＣＨ／ＴＣ上の出力
として＊バンク比較（＊ＢＣ）または＊キャツシュヒツ
ト（＊ＣＨ）または最終カウント（Ｔ　Ｃ）信号のいず
れかを選択する。
出力関数はモード制御入力に依存する。もしＭＣＩ　＋
　Ｏ入力が［０１］であれば、コントローラはスクラビ
ングまたは初期設定モードでリフレッシュにありかつこ
の出力は最終カウントとして働く。ＭＣ，、ｏが［００
］、［１０］および［１１］でのすべての他のモードに
おいて、この出力は構成レジスタ内のバンクインタリー
ブ（ＢＩ）ビットの状態に依存して＊バンク比較または
＊キャツシュヒツト信号として働く。もしＢＩ−１であ
れば、そのとき＊バンク比較信号が選択され、かつもし
Ｂ１−０であればそのとき＊キャツシュヒツト信号が選
択される。
現在のメモリアクセスが前のメモリアクセスと同じバン
クに対してであるとき、＊バンク比較としてこの出力は
活性状態（ロー）になり、かつ異なるバンクへのメモリ
アクセスがリクエストされるまで活性状態のままである
。この信号はバンクインタリーピングの間に外部タイミ
ング発生器によって用いられ、それはもし２の連続する
アクセスが２の異なるバンクに対してであればＲＡＳＩ
入力を直ちに活性化するため、またはもし２の連続する
アクセスが同じバンクに対してであればＲＡＳ１入力を
遅れさせるためのいずれかである。
現在のメモリアクセスが前のアクセスと同じ行および同
じバンクに対してであるとき、＊キャツシュヒツトとし
てこの出力は活性状態（ロー）になる。この信号はキャ
ッシュモードの間に外部タイミング発生器１１０によっ
て用いられ、ＲＡＳ■が活性状態のままであることを可
能とする。最終カウントとしてこの出力は、リフレッシ
ュカウンタが全体のカウントを終えたとき活性状態（ハ
イ）となる。リフレッシュカウンタ１１４．１１６．１
４６は、ＤＲＡＭサイズ（６４に、２５６に、１Ｍまた
は４Ｍ）およびＤＲＡＭバンクの数（２のバンクまたは
４のバンク）に対して自動的に調整される。これらのパ
ラメータは構成レジスタ１３８のＲＡＳ／ＣＡＳ構成（
ＲＣＣ）ビット［１］を介してプログラム可能である。
この信号は誤り検出および修正方式における初期設定の
終わりを示すために用いられる。
パワーアップ、プリロードおよびストローブ論理回路１
１２はパワーアップでコントローラを省略時の構成に自
動的にプリセットする。この回路１１２はまた、リフレ
ッシュカウンタ１１４．１１６．１４５をクリアおよび
クロック動作し、構成１３８、バーストカウント１３２
およびマスク１３４レジスタをプリロードし、リセット
フリップフロップ１４４およびトグルフリップフ口ツブ
１４２をクリアおよびクロック動作し、バンクレジスタ
１２８をロードしかつ＊バンク比較出力を非能動化する
ためのすべての信号およびストローブを発生する。
モード制御（ＭＣ，、。）入力は、クリア／プリロード
および／またはバンク比較能動化信号をセットアツプし
かつＲＡＳ１入力のハイからローへの端縁はＭＣ，、。
入力に依存してリフレッシュ、ロードおよびバンクレジ
スタストローブを発生する。
リセットモード（ＭＣ，、。−１１）において、クリア
／プリロード信号は活性化（１）され、バンク比較非能
動化信号は活性化（１）されかっこのモードにおけるＲ
ＡＳＩのローになる端縁はリフレッシュストローブおよ
びロードストローブを発生する。事実上、リフレッシュ
カウンタ１１４．１１６．１４６はクリアされ、構成１
３８、バーストカウント１３２およびマスクレジスタ１
３４はプリロードされ、トグルおよびリセットフリップ
フロップ１４４．１４２はクリアされかっ＊バンク比較
出力は非活性状態（ハイ）に保持される。
読出／書込モード（ＭＣ，、。−１０）において、クリ
ア／プリロード信号は非活性状態（０）に保持されかつ
バンク比較非能動化信号もまた非活性状１’ｆｆ！　（
０）に保持されかっこのモードにおけるＲＡＳＩのロー
になる端縁はバンクレジスタストローブを発生する。事
実上、バンクラッチ１２６の内容はバンクレジスタ１２
８内にロードされかつ＊バンク比較出力は能動化される
。
リフレッシュモード（ＭＣ＋　、ｏ　）−ＯＸ）におい
て、クリア／プリロード信号は非活性状態（０）に保持
されかつバンク比較非能動化信号が活性化（１）されか
つこのモードにおけるＲＡＳＩのローになる端縁はリフ
レッシュストローブを発生する。事実上、リフレッシュ
カウンタ１１４．１１６．１４６は増分されかつ＊バン
ク比較出力は非活性状態（ハイ）に保持される。
自動タイミングモードが構成レジスタ１３８（ＴＭ−０
）内のタイミングモード（ＴＭ）ビットを介して選択さ
れるとき、回路１１０はＲＡＳＩ−ＭＳＥＬおよびＭＳ
ＥＬ−ＣＡＳ　Ｉの間の内部タイミング遅延を発生する
ことができる。
自動タイミングモードにおいて、ＣＡＳＩ／ＣＡＳ　Ｉ
　ＥＮ入力はＣＡＳ入力能動化（ＣＡＳ　Ｉ　ＥＮ）と
して働く。このモードにおいてタイミング発生器ＣＡＳ
　（ＴＧＣＡＳ）信号はＲＡＳＩ入力の活性状態の（ハ
イの）端縁から自動タイミング回路１１０によって発生
されかつ内部ＣＡＳ　（ＩＮＴＣＡＳ）信号を発生する
ためにＣＡＳＩＥＮ人力と共にＡＮＤ処理される。この
特徴はバーストモード動作のために用いられる。ＲＡＳ
１入力が非活性化（ロー）されるとき、ＴＧＣＡＳは非
活性化（ロー）される。外部タイミングモードにおいて
、ＩＮＴＣＡＳはＣＡＳ　Ｉ入力に続く。
つまり、読出／書込モードにおいてコントローラは行、
列およびバンクアドレスをラッチしかつそれらを行アド
レスストローブ入力（ＲＡＳＩ）信号の制御のもとにＤ
ＲＡＭアレイへ多重化する。
自動タイミングモードにおける内部的に発生されたタイ
ミングストローブまたは外部タイミングモードにおいて
外部的に発生されたＭＳＥＬおよびＣＡＳ　Ｉ信号のい
ずれかもまたそのような多重化動作を制御する。自動お
よび外部タイミング回路が参照番号１１０で設けられる
。タイミングオプション自動または外部が構成レジスタ
１３８内でタイミングモード（ＴＭ）ビットを介して選
択される。
行アドレスがＤＲＡＭ内に＊ＲＡＳ、出力の活性状態の
（ローになる）端縁によってラッチされ、それはＲＡＳ
１入力の活性状態の（ハイになる）端縁に続く。それか
らアドレス線が、自動タイミングモードにおいて内部的
に発生された信号または外部タイミングモードにおいて
ＭＳＥＬを活性状態のハイに引くことのいずれかによっ
て列アドレスに切換えられる。列アドレスは＊ＣＡＳ、
出力の活性状態の（ローになる）端縁でＤＲＡＭ内にラ
ッチされ、それは自動タイミングモードにおいて内部的
に発生された信号または外部タイミングモードにおいて
ＣＡＳ　Ｉ入力の活性状態の（ハイになる）端縁に続く
。
コントローラの読出／書込モードは最短メモリアクセス
時間のために最適化されるかもしれない。
この最適化は、３つの異なるやり方でなされる。
第１に、コントローラは、プロセッサによって要求され
るときバースト／ブロックアクセスをサポートするよう
に設計される。このモードにおいて、最初の行、列およ
びバンクアドレスがラッチされかつ後の列アドレスがコ
ントローラによって内部的に発生される。それゆえ、連
続するメモリ位置がプロセッサが実際各々のメモリ位置
アドレスを発生することなしに高速でアクセスされる。
この型の転送は高性能プロセッサによって、キャッシュ
ミスが起きるとき、オンチップまたは外部キャッシュを
満たすために用いられ得る。
第２に、「キャッシュ」アクセスモードにおいて、＊　
ＲＡ　Ｓ　＋出力が活性状態（ロー）に保たれかつその
行内のいかなる位置も列アドレスを変えることによって
のみアクセスされる。このようにして、その行内のいか
なるアクセスも高速でなされることかできるので、全体
の行があたかもそれがキャッシュであるかのように現わ
れる。「キャッシュ」アクセスモードのために、構成レ
ジスタ１３８内のバンクインタリーブ（Ｂｌ）ビットは
リセット（０）される。連続するアクセスの行およびバ
ンクアドレスが比較される。連続するアクセスの行およ
びバンクアドレスが整合すれば、＊キャツシュヒツト（
＊ＣＨ）信号は活性状態（ロー）になりかつタイミング
発生器１１０にＲＡＳＩ入力を非活性化しないようにし
かしＣＡＳ　Ｉ／ＣＡＳ　Ｉ　ＥＮ入力をトグル動作す
るようにのみ知らせる。連続するアクセスの行およびバ
ンクアドレスが整合しなければ、＊ＣＨ信号は非活性状
態（ハイ）になり、かつタイミング発生器１１０にＲＡ
ＳＩ入力を非活性化しかつ現在の周期がプリチャージさ
れた後新しいＲＡＳＩ周期を開始するように知らせる。
ＲＡＳＩ入力が非活性化されるとき、そのローになる端
縁は、行１０７およびバンク１２８レジスタに行１０６
およびバンク１２６ラツチの各々の内容をロードし、次
の比較のための新しい値をセーブする。
第３に、コントローラは、プロセッサアドレスの２の最
下位ビットをバンク選択線に接続することによってかつ
構成レジスタ１３８内でバンクインタリーブ（Ｂｌ）ビ
ットをセットする（１）ことによってバンクインクリー
ピングをサポートするように構成され得る。連続する位
置に対してなされたアクセスは近接のバンク内であろう
。それゆえ、全体のメモリアレイが行アドレスカウンタ
を介して１度ステップ動作することによってリフレッシ
ュされ得る。行リフレッシュカウンタ１１４はＲＡＳＩ
入力の非活性状態（ハイからローへ）の端縁によって次
のリフレッシュアドレスへ更新される。メモリ「スクラ
ビング」が行なわれるとき、行および列アドレスカウン
タの双方が用いられる。この場合、すべての４の対応す
る行がリフレッシュされかつ１の行の１の位置が「スク
ラブ」される（すなわち、読出／変更／書込周期が行な
われる）。全体のメモリアレイが行、列およびバンクア
ドレスカウンタを介して１度ステップ動作することによ
って「スクラブされ」得る。
入力信号が図の左側に示されかつ下記に説明される。す
べての入力および出力はＴＴＬコンパチブルである。す
べての信号およびストローブは別の態様で述べられない
限り標準ＴＴＬである。
参照番号１００および１０２で示される、Ａ２、−Ａ。
（アドレス入力２　＋−０）は、コントローラが読出／
書込モードにあるときＤＲＡＭアドレス線Ｑ、。−ｏ１
２２を駆動する。Ａ、。−０１００は列アドレスとして
ラッチされ、かつＭＳＥＬ（マルチプレクサ選択）信号
がハイでかつコントローラが読出／書込モードにあると
きＱ、。−０１２２を駆動するであろう。Ａ２　＋−＋
　＋　１０２が行アドレスとしてラッチされかつＭＳＥ
Ｌがローでかつコントローラが読出／！Ｆ込モードにあ
るときＱ＋ｏ−ｏ１２２を駆動するであろう。アドレス
はアドレスラッチ能動化（ＡＬＥ）信号のローになる端
縁によってラッチされる。
５ｅｌＢ、。（バンク選択７、。）は通常のアクセスま
たはバースト／ブロックアクセスモードのときは２の最
上位アドレスビットであるが、バンクインタリープモー
ドにおいては２の最下位である。いずれの場合において
も、ＳＥＬ、、。は読出／書込モードにおいてＲＡＳＩ
およびＣＡＳ工が活性状態のハイになるときメモリのど
のバンクが＊ＲＡＳ　　および＊ＣＡＳ＋信号を受取る
かを選択するために用いられる。もしバイトデコード機
構が選択されれば、＊ＣＡＳ、信号はＳＥＬ、０からデ
コードされないであろう。
ＡＬＥ　（アドレスラッチ能動化）信号１０４によって
行ラッチ、列ラッチおよびカウンタ１０８およびバンク
ラッチ１２６が透明にされ、ラッチが新しい入力データ
を受入れることを可能とする。
ＡＬＥ１０４上のローの入力は、それがセットアツプお
よびホールド要求を満たすと仮定して、入力データをラ
ッチする。
ＭＳＥＬ／ＭＳＥＬＥＮ　（マルチプレクサ選択／マル
チプレクサ選択能動化）は２重関数（ｆｕｎｃｔｉｏｎ
）人力である。外部タイミングモード（構造レジスタ１
３８内でＴＭ−１）において、この入力はＭＳＥＬとし
て働きかつ自動タイミングモード（ＴＭ−０）において
それはＭＳＥＬＥＮとして働く。外部タイミングモード
において、内部マルチプレクサ選択（ＩＮＴＭＳＥＬ）
信号はＭＳＥＬ入力に続く。自動タイミングモードにお
いて、タイミング発生器マルチプレクサ選択（ＴＧＭＳ
ＥＬ）信号はＲＡＳ１入力から発生されかつＩＮＴＭＳ
ＥＬ信号を発生するようにＭＳＥＬＥＮ入力でゲートさ
れる。
両方の場合において、ＩＮＴＭＳＥＬがハイノとき列ア
ドレスが選択され、一方ＩＮＴＭＳＥＬがローのとき行
アドレスが選択される。アドレスは、下記に説明される
ようにＭＣ，、。に依存して、アドレスラッチおよびカ
ウンタ１０６．１０８．１２６またはリフレッシュアド
レスカウンタ１１４．１１６．１４６のいずれかから来
るかもしれない。
＊ＣＳ　（チップ選択）入力はコントローラを能動化す
るために用いられる。＊Ｃ８が活性状態のとき、コント
ローラはすべての４のモードにおいて通常通り動作する
。＊Ｃ８が非活性状態になるとき、装置は読出／書込モ
ードに入らないであろつ〇 ＊ＯＥ（出力能動化）入力は出力信号を能動化／非能動
化する。＊ＯＥが非活性化状態のときコントローラの出
力はハイインピーダンス状態に入る。＊ＯＥ信号は１つ
より多いコントローラが同一のメモリを制御することを
可能とし、こうして同一メモリアレイへの多重アクセス
のための方法を提供する。
ＭＣ＋、ｏ（モード制御７．。）入力はコントローラが
４の動作モードのうちのどれを用いるべきかを特定する
ために用いられる。モード制御の４の機能は下記の第１
表、モード制御機能表に示される。
設定 ＭＣ，ＭＣ８ スクラビングなしの ａ）　　ＲＡＳのみリフレッシュ：リ フレッシュ周期が行カウンタ の発生するアドレスのみで行 なわれる。このモードにおい て、４の＊ＣＡＳ、信号が非 活性状態に保持される間すべ ての４の＊ＲＡＳ、出力は活 柱状態である。
ＲＡＳリフレッシュ前のＣＡ Ｓ：リフレッシュアドレスは ＤＲＡＭによって内部的に発 生される。このモードにおい て、すべての４の＊ＣＡＳｌ 出力は活性状態であり、活性 状態になるすべての４の＊Ｒ ＡＳ、出力が続く。
ｂ） スクラビング／初期化でリフ このモードはＥＤＣ能力を有 するシステム内でのみ用いら れてもよい。このモードにお いて、リフレッシュ周期は、 アドレスを発生する行および 列カウンタの双方で行なわれ る。ＭＳＥＬは行および列ア ドレスの間で選択するために 用いられる。すべての４の＊ ＲＡＳ、信号がＲＡＳＩに応 答して活性状態となるが、１ つだけの＊ＣＡＳ、出力のみ がＣＡＳＩに応答して活性状 態となる。＊　ＣＡ　Ｓ　＋　出力が パンクカウンタからデコード される。このモードはまた既 知のデータパターンおよび対 応するチエツクピットを書込 むことによってメモリを初期 化するためにも用いられる。
読出／書込 このモードは読出／書込動作 を行なうために用いられる。
行アドレスは行ラッチからと られかつ列アドレスは列ラッ チカウンタからとられる。Ｓ ０店、、。はどの＊ＲＡＳ。
および＊Ｃａ５ｅｌが活性状 態かを決めるためにデコード される。
リセット このモードはリフレッシュ力 ウンタ、リセットおよびトグ ルフリップフロップをクリア し、かつバーストカウントレ ジスタ、マスクレジスタおよ び構成レジスタをプリロード するために用いられる。上記 の動作はＲＡＳＩのハイから ローへの遷移で行なわれる。
このモードにおいて、すべて の４の＊ＲＡＳ、出力は、活 柱状態（ハイ）になるＲＡＳ ■に応答して活性状Ｍ（ロー） に駆動され、そのためＤＲＡ Ｍウェイクアップ周期が行な われるかもしれない。
Ｑ＋ｏ、ｏ（アドレス出力＋ｏ−ｏ）１２２はＤＲＡＭ
アドレス入力を駆動する。これらの線上のドライバは５
００ｐＦ容量性負荷で特定される。
ＲＡＳＩ（行アドレスストローブ入力）信号は以下のよ
うに用いられる。通常のメモリ周期の間、デコードされ
た＊ＲＡＳＩ出力信号（＊ＲＡＳ３、＊ＲＡＳ２、＊Ｒ
ＡＳ、または＊ＲＡＳｏ）のひとつは、ＲＡＳＩが活性
状態のハイになる後に強制的にローにされる。いずれの
リフレッシュモードにおいても、すべての４の＊　ＲＡ
　Ｓ　＋出力がＲＡＳＩが活性状態のハイになる後にロ
ーになる。
もし自動タイミングが回路１１０によって能動化されれ
ば、ＲＡＳＩのハイになる端縁はまた内部タイミング周
期を開始しかつそのローになる端縁が内部タイミング周
期を終了する。
＊ＲＡＳ、−８（行アドレスストローブ、−８）はダイ
ナミックメモリの４のバンクのうちの１つに＊ＲＡＳ、
信号を供給する。各々がＳＥＬ、、。
によって選択されるときでかつＲＡＳｒがハイになると
きのみ、ローになるであろう。すべての４がリフレッシ
ュモードにおいてＲＡＳＩに応答してローになる。すべ
ての出力が３５０ｐＦ容量性負荷で特定されかつ周期の
偶発的な開始を避けるためにそれらの上に弱いプルアッ
プ抵抗器を有する。
ＣＡＳ　Ｉ／ＣＡＳ　Ｉ　ＥＮ　（列アドレスストロー
ブ入力／列アドレスストローブ入力能動化）は２重関数
入力である。外部タイミングモード（構成レジスタ１３
８においてＴＭ−１）において、この人力はＣＡＳ　Ｉ
として働く。自動タイミングモード（ＴＭ−０）におい
てそれはＣＡＳ　Ｉ　ＥＮとして働く。
外部タイミングモードにおいて、内部列アドレスストロ
ーブ信号（ＩＮＴＣＡＳ）はＣＡＳ　Ｉ入力に続く。自
動タイミングモードにおいて、タイミング発生器列アド
レスストローブ（ＴＧＣＡＳ）はＲＡＳＩ入力から発生
されかつＩＮＴＣＡＳ信号を発生するためにＣＡＳＩＥ
Ｎ入力でゲートされる。
ＣＡＳデコード機構としてのバンク機構とともにＣＡＳ
　Ｉとして用いられるとき、内部的にデコードされた＊
ＣＡＳ＋　出力（＊ＣＡＳ、　、＊ＣＡ５、、　、＊Ｃ
ＡＳ、または＊ＣＡＳｏ）は、ＣＡＳＩが活性状態にな
る後に強制的にローにされる。
ＣＡＳデコード機構としてのバイト機構とともにＣＡＳ
　Ｉとして用いられるとき、選択された＊ＣＡＳ、出力
はＣＡＳ　Ｉが活性状態になる後に外部的にデコードさ
れた＊ＣＡＳＥＮｌバイト入力に依存してローに強制さ
れる。
ＣＡ−Ｓデコード機構としてのバンク機構とともにＣＡ
ＳＩＥＮとして用いられるとき、もし内部的に発生され
たＴＧＣＡＳおよびＣＡＳ　Ｉ　ＥＮ信号が両方とも活
性状態であれば、デコードされた＊ＣＡＳ、出力は強制
的にローにされる。
＊　ＣＡ　Ｓ　ａ−ｏ　　（列アドレスストローブ、−
８）出力の各々はダイナミックメモリの４のバンクのう
ちの１つに＊ＣＡＳ、信号を供給する。バンク機構内に
おいてＳ　Ｅ　Ｌ　＋−ｏによって選択されるときまた
はバイト機構において＊ＣＡＳＥＮ３、＊ＣＡＳＥＮ２
、＊ＣＡＳＥＮ、および＊ＣＡＳＥＮ。によって選択さ
れるときで′あってかつＣＡＳ　１が外部タイミングモ
ードで活性状態になるときだけかつ自動タイミングモー
ドにおいてＣＡＳ　Ｉ　ＥＮおよびＴＧＣＡＳが活性状
態になるとき、各々が活性状態となるであろう。すべて
の出力が３５ＯｐＦ容量性負荷で特定されかつ周期の偶
発の開始を避けるためにそれらの上に弱いプルアップ抵
抗器を有する。
バイト機構がＣＡＳデコード機構として用いられるとき
、＊ＣＡＳＥＮ３−ｏ　　（列アドレスストローブ能動
化、−０）はバイト動作を取扱うために外部的にデコー
ドされる。タイミングの発生は自動または外部的かもし
れない。その対応する＊ＣＡＳＥＮ、入力が外部バイト
デコード回路によって活性化されるそれらの＊ＣＡＳ、
出力のみが活性化されるであろう。
ＲＬ／ＣＣ（レジスタロード／列クロック）はＲＬ／Ｃ
Ｃデコーダ１６８に与えられた２重関数入力である。そ
の関数はモード制御入力（ＭＣ，。
。）に依存する。もしＭＣ，、。−１１ならば、コント
ローラはリセットモードにある。この入力はレジスタロ
ード信号として働く。もしＭＣ，。
。−１０ならば、コントローラは読出／書込モードにあ
りかつこの入力は列クロツク信号として働く。レジスタ
ロードとして用いられるとき、この信号のローからハイ
への端縁は、ＡＩ。−。アドレス入力１００を介して、
バーストカウントレジスタ１３２、またはマスクレジス
タ１３４または構成レジスタ１３８のいずれかをロード
する。バーストがラントレジスタ１３２は転送のバース
トまたはブロックモードにおいて許可されたメモリアク
セスの数を示し、かつマスクレジスタ１３４はバースト
カウントレジスタ１３２のどのビットがデータ転送のバ
ーストまたはブロックモードにおいての列アドレス比較
に加わるかを示す。構成レジスタ１３８は選択される異
なる構成を示す。列クロックとして用いられるとき、こ
の信号のハイからローへの端縁は列カウンタを増分し、
その出力はアドレスマルチプレクサ１１８を介してＱｌ
ｏ−ｏ１２２へかつ同様にＤＲＡＭページ境界論理およ
び列比較論理へ行く。
＊ＢＣ／＊ＣＨ／ＴＣ（＊バンク比較／＊キャツシュヒ
ツト／最終カウント）は３関数出力である。その関数は
モード制御入力および構成レジスタ１３８内のバンクイ
ンクリーブ（Ｂｌ）ビットに依存する。もしＭＣ，、。
入力が［０１」であれば、コントローラはスクラビング
または初期化を伴うリフレッシュモードにありかつこの
出力は最終カウントとして働く。ＭＣ，、。が［００］
、［１０］および［１１］であるすべての他のモードに
おいて、この出力はもしＢ１−１ならば＊バンク比較信
号としてまたはもしＢ１−０ならば＊キャツシュヒツト
信号としてのいずれかとして働く。＊バンク比較として
は、この出力は現在のメモリアクセスが前のメモリアク
セスと同じバンクに対してであるとき活性状態（ロー）
となりかつ異なるバンクへのメモリアクセスが要求され
るまで活性状態のままである。この信号はバンクインタ
リーピングの間にもし２の連続するアクセスが２の異な
るバンクに対してであれば直ちにＲＡＳＩ入力を活性化
するためまたはもし２の連続するアクセスが同一のバン
クに対してであればＲＡＳＩ入力を遅延するためのいず
れかのために外部タイミング発生器１１０によって用い
られる。＊キャツシュヒツトとしては、この出力は現在
のメモリアクセスが前のアクセスと同一の行および同一
のバンクに対してであるとき活性状態（ロー）になる。
こ信号はキャッシュモードの間に、ＲＡＳＩ信号が活性
状態のままであることを可能とするために”外部タイミ
ング発生器１１０によって用いられる。最終カウントと
して、この出力は、リフレッシュカウンタが全体のカウ
ントを終えたとき活性状７！！（ハイ）になる。リフレ
ッシュカウンタはＤＲＡＭのサイズ（６４に、２５６に
、　ＩＭまたは４Ｍ）およびＤＲＡＭバンクの数（２バ
ンクまたは４のバンク）に対して自動的に調節される。
ＤＲＡＭ構成は構成レジスタ１３８のＲＡＳ／ＣＡＳ構
成ビットを介してプログラム可能である。
この信号は誤り検出および修正（ＥＤＣ）方式において
初期化の終わりを示すために用いられる。
初期化はメモリが用いられる前に全体のメモリアレイの
中へ対応するチエツクビットパターンで既知のデータパ
ターンを書込むことである。
ＥＢＭ（エンドバースト／クロックモード）はデータ転
送のバーストまたはブロックモードにおいてのみ用いら
れる。それは、２つの理由、すなわち、ＤＲＡＭページ
境界に達し、その場合新しい行アドレスがプロセッサか
ら要求されること、またはバーストカウントレジスタ１
３８によって示されるような許される数の転送が行なわ
れたこと、のうちのひとつのために、コントローラがバ
ーストまたはブロックモードにおいてより以上のデータ
転送を行なうことができないということをプロセッサに
対して示す。
バースト／ブロックアクセスモードはプロセッサまたは
マスクとして知られるキャッシュメモリを用いる他の電
子デバイスによって用いられる。
このアクセスモードにおいて、プロセッサは初期メモリ
アドレスを提供しかつそれからバーストアクセスを要求
する。もしコントローラまたはスレーブがバースト要求
に応答すると、プロセッサがいかなるさらなるメモリア
ドレスをも供給することなしに、コントローラが連続す
るメモリ位置をアクセスすることをプロセッサが期待す
る。そのアクセスはプロセッサまたはコントローラのい
ずれかによって終了されるかもしれない。
この型の動作はアドレスバスを解放しかつより速いメモ
リアクセスを可能とする。連続するメモリ位置がアクセ
スされるので、それらの大部分はＤＲＡＭ上の同一の行
に該当しかつそれゆえ行アドレスは変更される必要がな
い。列アドレスだけが連続するメモリアドレスの発生の
ために増分される必要がある。行アドレスが変更される
必要がないので、行アドレスストローブが非活性化され
かつそれから再び再活性化される必要がなく、それはＲ
ＡＳ予充電時間をセーブし、それはＤＲＡＭアクセス時
間のオーダである。これは順に、より速いアクセス時間
を可能とする。
バーストアクセスモードの代替の実施例は、（−ストア
クセスモードを異なって終えることからなる。コントロ
ーラはなされたアクセスの数を追跡しかつプロセッサが
取扱うことのできる固定された数のアクセスのみを許容
とする。バーストカウントレジスタおよびマスクレジス
タはコントローラ上でこれらの型のバーストアクセスを
取扱うためおよびプログラム可能な数の転送が実行され
たときプロセッサに信号を送るために用いられる。
バーストアクセスモードの別の実施例は通常のアクセス
要求をするプロセッサおよび常にメモリに対して４のア
クセスをするコントローラからなる。４のアクセスは連
続しているがラップアラウンドの順序である。この型の
アクセスにおいてもしニブルモードＤＲＡＭが用いられ
れば、最初のアクセスは通常のやり方でなされかつ次の
３のアクセスは＊ＣＡＳ、ストローブを単純にトグル動
作することによってなされる。しかしながら、もし通常
のＤＲＡＭが用いられれば、初期アクセスは通常のやり
方においてなされかつ＊ＲＡＳ、ストローブは次のアク
セスの間活性状態に保持される。列カウンタは列クロッ
ク（ＣＣ）信号によってクロック動作されかつ＊ＣＡＳ
、ストローブはトグル動作される。この手順はあと２の
アクセスの間繰返される。
コントローラはまた「キャッシュ」アクセスモードをサ
ポートする。アクセスのこのモードにおいて、＊　ＲＡ
　Ｓ　ｌ出力は活性状態（ロー）に保持されかつその行
内のいかなる位置も列アドレスを変更することによって
だけアクセスされ、それによって、行内のいかなるアク
セスも高速でなされることができるので全体の行をキャ
ッシュとして現われさせる。「キャッシュ」アクセスモ
ードに対して、構成レジスタ内のバンクインタリーブ（
Ｂｌ）ビットはリセット（０）される。連続するアクセ
スの行およびバンクアドレスが比較される。もし連続す
るアクセスの行およびバンクアドレスが整合すれば、＊
キャツシュヒツト（＊ＣＨ）信号は活性状態（ロー）と
なりかつタイミング発生器にＲＡＳＩ入力を非活性化し
ないようにしかしＣＡＳ　Ｉ／ＣＡＳ　Ｉ　ＥＮ入力を
トグル動作するようにだけ知らせる。もし連続するアク
セスの行およびバンクアドレスが整合、しなければ、＊
ＣＨ信号は非活性状態（ハイ）になりかつタイミング発
生器にＲＡＳＩ入力を非活性化するようにかつ現在の周
期が予充電を終えた後に新しいＲＡＳ１周期を始めるよ
うに知らせる。ＲＡＳ１入力が非活性化されるとき、そ
のローになる端縁は行およびバンクラッチの内容をそれ
ぞれ行およびバンクレジスタにロードし、次の比較のた
めの新しい値をセーブする。
さて第１２図をも参照すると、信号ＡＬＥＳＲＡ　Ｓ　
Ｉ　、　＊　ＲＡ　Ｓ　ａ−８および＊ＣＨ（行比較信
号）のタイミング図が示される。周期の開始を示す、点
Ａにおいて、第１の行アドレスがラッチされかつＲＡＳ
Ｉ信号がハイになる。点Ｂにおいて、次の行アドレスが
ラッチされかつ、もし前の行アドレスとの比較が不成功
であれば、ＲＡＳＩ信号が予充電時間の間口−になりか
つそれから行アドレスにアクセスするためにハイになる
。点Ｃにおいて、別の行アドレスがラッチされ、かつ、
この場合、現在の行アドレスと前の行アドレスとの間の
比較が成功であれば（すなわち、両方の行アドレスが同
じ打上である）、そのときＲＡＳＩ線はノ＼イの状態に
維持され、比較が不成功のとき要求される予充電時間を
避ける。それゆえ、この図において示されるのは点Ａに
おける新しい行アドレス、点Ｂにおける新しい行アドレ
ス、点Ｂにおいて現われるのと同じ点Ｃにおける行アド
レスおよび点ＢおよびＣにおいて現われるのと同一の点
り内の行アドレスである。
予充電時間はその線がハイになる度にＲＡＳ、−０線に
対して必要とされる。ＲＡＳ線はそれがアクセスするＤ
ＲＡＭの要求としてローでなくてはならない。
さて第１３図をも参照して、カウンタをテストするため
に用いられる第１１図内の回路のブロック図が示される
。回路は通常はテスティングの間しかし顧客への出荷前
のみにに実現される。構成レジスタ１３８はマルチプレ
クサ２００（第２図において参照番号１０で示される）
に対してＴＳＴ信号を発生する。マルチプレクサ２００
の動作は上記の第２図の説明に関連して説明される。６
ビツトおよび５ビツトのカウンタがマルチプレクサ２０
０に装着され、かつ組合わせて、第１１図において示さ
れる、行リフレッシュカウンタ１１４および列リフレッ
シュカウンタ１１６を形成する。
カウンタ１１４．１１６は、１１ビツトのテスタの５ビ
ツトおよび６ビツトの部分の間の桁上げとして用いるた
めにこの第１３図において示される。カウンタ１１４．
１１６の出力はアドレスマルチプレクサ１１８に対して
かつ、ＤＲＡＭに与えられるアドレス線１２２へ、バッ
ファ１２０によって、与えられ、それは上記により詳し
く説明される。アドレス線１２２がテスティングの間に
ＤＲＡＭに与えられないことが注目されるべきである。
平易にするために第１３図が示される。しかしながら、
マルチプレクサ２００および６ビツトおよび５ビツトの
カウンタを含む別のブロック１１４．１１６がアドレス
マルチプレクサ１１８への入力線の別のものに対して実
際与えられるということが理解されるべきである。こう
して、第１１図において理解できるように、２の１１ビ
ツトのバスがアドレスマルチプレクサに与えられ、一方
は行リフレッシュカウンタ１１４からでありかつ他方は
列リフレッシュカウンタ１１６からである。
さて第１４図をも参照すると、第１１図においてまず示
されたように、コンパレータ論理１３６の内部作業の論
理図が示される。複数個のＥＸ−ＮＯＲ−ゲート２１０
ないし２３０はそれらに単一ビット的に列ラッチ／カウ
ンタ信号およびバーストカウントレジスタ信号を与えら
れた。すなわち、各々の信号が処理されるべき各ビット
ごとに各々の論理装置２１０ないし２３０に与えられる
。２つのビットが一時に比較される。この例において、
１１組のビットが処理される。列ラッチ／カウンタレジ
スタが参照番号１０８（第１１図）で示されかつバース
トカウントレジスタが参照番号１３２で示される。ＥＸ
−ＮＯＲゲート２１０ないし２３０の出力は中間比較信
号２１０ａないし２３０ａである。
マスクレジスタ１３４はプロセッサによって各ビットご
とにロードされた値を有する。マスクレジスタビットは
ＯＲゲート２３２ないし２５２によって中間比較信号２
１０ａないし２３０ａでビットごとにＯＲ処理される。
結果として生じるビット信号は１１人力ＡＮＤゲート２
５４に与えられ、比較出力信号をもたらす。もしコンパ
レータ出力信号がハイならば、列ラッチ／カウンタ１０
８のマスクされない部分がバーストカウントレジスタ１
３２のマスクされない部分とうまく比較することを示し
、結果としてバースト状態の終わりをもたらす。
バーストモードの終了（ＥＤＭ）信号は、１１ビツトの
ＡＮＤゲート２５４からの比較出力信号がハイである時
にまたはＤＲＡＭ内でページの終わりに達したことをＤ
ＲＡＭページ境界論理１５８が示す時に、発生される。
いずれの場合においても、図示されないプロセッサがそ
の処理されたバースト内にこれ以上のデータが転送され
得ないということを知らせられるであろう。次のバース
トの整列はこの点において自動であり、それは完全なま
たは部分的なバーストを形成した前のデータが終了した
という事実に起因する。この点から、すべてのバースト
は整列させられる。次のバースト内のアクセスの数はバ
ーストあたりの転送の合計最大数であろう。
特定の動作の要求および環境に適合するために様々であ
る他の修正および変更が当業者に明らかであろ−う、そ
れゆえこの発明は開示の目的のために選択された例に制
限されるとはみなされず、かつこの発明の真の精神およ
び範囲から逸脱しないすべての変更および修正を含む。
【図面の簡単な説明】
第１図は桁上げ入力を有する８ビツトの電子カウンタの
略図であり、 第２図は外部的に発生された強制桁上げ入力回路の簡単
化された略図であり、 第３図ないし第５図は２つのセクションに分けられた８
ビツトのカウンタの略図であり、第６図ないし第１０図
は桁上げ入力を有する１１ビツトの電子カウンタの略図
であり、第１１図は、第１１図が第１１ａ図と第１１ｂ
図とからなることを示す図であり、 第１１ａ図および第１１ｂ図はこの発明の技術を行なう
ために用いられる装置の略回路図を共に形成し、 第１２図はメモリアクセス動作の間の信号の相互作用を
示すタイミング図であり、 第１３図はより詳しくカウンタテスティング機構を示す
簡単化された略ブロック図であり、さらに 第１４図はバーストモード動作のために用いられるコン
パレータ論理の略論理図である。 図において、１０８は列ラッチおよびカウンタ装置であ
り、１０６は行ラッチ装置であり、１０７は行レジスタ
であり、１１４は行リフレッシュカウンタであり、１１
６は列リフレッシュカウンタであり、１２４は行アドレ
スストローブおよび列アドレスストローブデコード論理
であり、１３２はバーストカウントレジスタであり、１
３４はマスクレジスタであり、１３６はコンパレータ論
理であり、１４０はレジスタロード論理であり、１４６
はバンクリフレッシュカウンタであり、１４８はマルチ
プレクサ制御であり、１５８はＤＲＡＭページ境界論理
であり、１６８はＲＬ／ＣＣデコーダであり、１１０は
自動／外部タイミング回路であり、１１２はパワーアッ
プ／プリロードおよびストローブ論理であり、１３８は
構成レジスタで゛あり、１６０はＤＲＡＭサイズデコー
ダであり、２００はマルチプレクサであり、２１０ａ−
２３０ａは中間比較信号である。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド

Claims (9)

    【特許請求の範囲】
  1. （１）データ転送のバーストのための要求を開始するこ
    とのできるプロセッサとメモリとを含むデータ処理シス
    テムにおいて、改良点は前記プロセッサおよび前記メモ
    リに動作的に接続されるメモリコントローラを含み、前
    記コントローラは、ａ）バーストごとに許されたデータ
    転送の最大数を表わす値をそこにストアしたバーストカ
    ウントレジスタと、 ｂ）列ラッチアドレスを表わす値をその中にストアしか
    つ前記アドレスを増分することのできる列ラッチ／カウ
    ンタと、 ｃ）前記バーストカウントレジスタ内の対応するビット
    と比較されるべき前記列ラッチ／カウンタ内のビットを
    特定するためのプログラム可能マスクとを含む、データ
    処理システム。
  2. （２）前記メモリがダイナミックランダムアクセスメモ
    リを含む、請求項１に記載のデータ処理システム。
  3. （３）前記プロセッサはデータ転送のバースト内で起こ
    るデータ転送の数をモニタすることができない、請求項
    １に記載のデータ処理システム。
  4. （４）前記列ラッチ／カウンタが、前記プロセッサによ
    って特定されるデータ転送のバーストのために開始アド
    レスを最初にロードされる、請求項３に記載のデータ処
    理システム。
  5. （５）全体の予め定められたバーストの長さ以下のデー
    タ転送が前記コントローラによって行なわれかつその後
    のすべての連続するバーストが整列されそのため完全な
    バーストの長さだけが後に転送される、請求項３に記載
    のデータ処理システム。
  6. （６）前記列ラッチ／カウンタ内の前記ビットが前記プ
    ログラム可能マスクに動作的に接続されたコンパレータ
    論理手段によって前記バーストカウントレジスタ内の前
    記対応するビットと比較される、請求項１に記載のデー
    タ処理システム。
  7. （７）前記バーストカウントレジスタビットと前記列ラ
    ッチ／カウンタビットとの前記比較がビットごとに行な
    われる、請求項６に記載のデータ処理システム。
  8. （８）前記プログラム可能マスクが前記プロセッサによ
    ってプログラムされる、請求項１に記載のデータ処理シ
    ステム。
  9. （９）プロセッサおよびメモリを有するデータ処理シス
    テム内での連続するバーストアクセスを整列させるため
    の技術であって、 ａ）データ転送バーストにおいて許可されるデータ転送
    の最大数を示す値をバーストカウントレジスタにロード
    するステップと、 ｂ）アクセスされるべきメモリアドレスを表わす値をロ
    ード可能カウンタにロードするステップと、 ｃ）前記バーストカウントレジスタ内のビットを前記カ
    ウンタ内の対応するビットとビットごとに比較し中間比
    較信号を、各々の組の比較されるビットに対して１の信
    号だけ、発生するステップと、 ｄ）前記中間比較信号をビットごとにマスク値でマスク
    しマスクされた出力値を発生するステップと、 ｅ）前記マスクされた出力値のすべてをＡＮＤ処理しコ
    ンパレータ出力信号を発生するステップとを含み、前記
    コンパレータ出力信号は前記コンパレータ出力信号がハ
    イのときバーストの終わりを示す、技術。
JP1162475A 1988-06-24 1989-06-23 データ処理システムおよびデータ処理システム内で連続するバーストアクセスを整列させるための方法 Expired - Lifetime JP2992552B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US211,357 1988-06-24
US07/211,357 US5134699A (en) 1988-06-24 1988-06-24 Programmable burst data transfer apparatus and technique

Publications (2)

Publication Number Publication Date
JPH0266662A true JPH0266662A (ja) 1990-03-06
JP2992552B2 JP2992552B2 (ja) 1999-12-20

Family

ID=22786599

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1162475A Expired - Lifetime JP2992552B2 (ja) 1988-06-24 1989-06-23 データ処理システムおよびデータ処理システム内で連続するバーストアクセスを整列させるための方法

Country Status (7)

Country Link
US (1) US5134699A (ja)
EP (1) EP0348113B1 (ja)
JP (1) JP2992552B2 (ja)
AT (1) ATE141424T1 (ja)
DE (1) DE68926936T2 (ja)
ES (1) ES2090037T3 (ja)
GR (1) GR3020706T3 (ja)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03254497A (ja) * 1990-03-05 1991-11-13 Mitsubishi Electric Corp マイクロコンピュータ
US6324120B2 (en) 1990-04-18 2001-11-27 Rambus Inc. Memory device having a variable data output length
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
EP0994420B1 (en) † 1990-04-18 2006-01-04 Rambus Inc. DRAM semiconductor device
US6751696B2 (en) 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
GB9018993D0 (en) * 1990-08-31 1990-10-17 Ncr Co Work station interfacing means having burst mode capability
IT1241318B (it) * 1990-11-19 1994-01-10 Olivetti & Co Spa Dispositivo di indirizzamento di memoria
US5274786A (en) * 1990-11-28 1993-12-28 Hewlett-Packard Company Microprocessor memory bus interface for inhibiting relatching of row address portions upon subsequent accesses including a same row address portion
US5535354A (en) * 1991-03-11 1996-07-09 Digital Equipment Corporation Method for addressing a block addressable memory using a gray code
JP3105283B2 (ja) * 1991-03-20 2000-10-30 キヤノン株式会社 メモリ・アクセス制御装置
US5440751A (en) * 1991-06-21 1995-08-08 Compaq Computer Corp. Burst data transfer to single cycle data transfer conversion and strobe signal conversion
GB2272315B (en) * 1991-07-02 1995-10-04 Intel Corp Asynchronous modular bus architecture with burst capability
US5386579A (en) * 1991-09-16 1995-01-31 Integrated Device Technology, Inc. Minimum pin-count multiplexed address/data bus with byte enable and burst address counter support microprocessor transmitting byte enable signals on multiplexed address/data bus having burst address counter for supporting signal datum and burst transfer
US5345573A (en) * 1991-10-04 1994-09-06 Bull Hn Information Systems Inc. High speed burst read address generation with high speed transfer
US5291580A (en) * 1991-10-04 1994-03-01 Bull Hn Information Systems Inc. High performance burst read data transfer operation
US5572692A (en) * 1991-12-24 1996-11-05 Intel Corporation Memory configuration decoding system having automatic row base address generation mechanism for variable memory devices with row access interleaving
US5485589A (en) * 1991-12-31 1996-01-16 Dell Usa, L.P. Predictive addressing architecture
WO1994019747A1 (en) * 1993-02-17 1994-09-01 3Com Corporation System for reading dynamically changing data
JP2875448B2 (ja) * 1993-03-17 1999-03-31 松下電器産業株式会社 データ転送装置及びマルチプロセッサシステム
CA2118662C (en) * 1993-03-22 1999-07-13 Paul A. Santeler Memory controller having all dram address and control signals provided synchronously from a single device
US5604884A (en) * 1993-03-22 1997-02-18 Compaq Computer Corporation Burst SRAMS for use with a high speed clock
US5861894A (en) * 1993-06-24 1999-01-19 Discovision Associates Buffer manager
GB2281137B (en) * 1993-08-20 1997-10-08 Advanced Risc Mach Ltd Data bus
US5590286A (en) * 1993-10-07 1996-12-31 Sun Microsystems, Inc. Method and apparatus for the pipelining of data during direct memory accesses
JP3579461B2 (ja) 1993-10-15 2004-10-20 株式会社ルネサステクノロジ データ処理システム及びデータ処理装置
CA2145361C (en) * 1994-03-24 1999-09-07 Martin William Sotheran Buffer manager
JP3155144B2 (ja) * 1994-03-25 2001-04-09 ローム株式会社 データ転送方法及び装置
US5701433A (en) * 1994-10-14 1997-12-23 Compaq Computer Corporation Computer system having a memory controller which performs readahead operations which can be aborted prior to completion
US5598569A (en) * 1994-10-17 1997-01-28 Motorola Inc. Data processor having operating modes selected by at least one mask option bit and method therefor
US5644788A (en) * 1994-10-28 1997-07-01 Cyrix Corporation Burst transfers using an ascending or descending only burst ordering
US5787267A (en) * 1995-06-07 1998-07-28 Monolithic System Technology, Inc. Caching method and circuit for a memory system with circuit module architecture
US6470405B2 (en) * 1995-10-19 2002-10-22 Rambus Inc. Protocol for communication with dynamic memory
US5802597A (en) * 1995-12-22 1998-09-01 Cirrus Logic, Inc. SDRAM memory controller while in burst four mode supporting single data accesses
US5715476A (en) * 1995-12-29 1998-02-03 Intel Corporation Method and apparatus for controlling linear and toggle mode burst access sequences using toggle mode increment logic
US5926828A (en) * 1996-02-09 1999-07-20 Intel Corporation Method and apparatus for controlling data transfer between a synchronous DRAM-type memory and a system bus
US6243768B1 (en) 1996-02-09 2001-06-05 Intel Corporation Method and apparatus for controlling data transfer between a synchronous DRAM-type memory and a system bus
US6006288A (en) * 1996-06-06 1999-12-21 Motorola, Inc. Method and apparatus for adaptable burst chip select in a data processing system
US5774135A (en) * 1996-11-05 1998-06-30 Vlsi, Technology, Inc. Non-contiguous memory location addressing scheme
US6055619A (en) * 1997-02-07 2000-04-25 Cirrus Logic, Inc. Circuits, system, and methods for processing multiple data streams
US6266379B1 (en) 1997-06-20 2001-07-24 Massachusetts Institute Of Technology Digital transmitter with equalization
US6457075B1 (en) * 1999-05-17 2002-09-24 Koninkijke Philips Electronics N.V. Synchronous memory system with automatic burst mode switching as a function of the selected bus master
US6611796B1 (en) * 1999-10-20 2003-08-26 Texas Instruments Incorporated Method and apparatus for combining memory blocks for in circuit emulation
US6477610B1 (en) 2000-02-04 2002-11-05 International Business Machines Corporation Reordering responses on a data bus based on size of response
US6580659B1 (en) * 2000-08-25 2003-06-17 Micron Technology, Inc. Burst read addressing in a non-volatile memory device
US6449203B1 (en) * 2001-03-08 2002-09-10 Micron Technology, Inc. Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs
US6751159B2 (en) 2001-10-26 2004-06-15 Micron Technology, Inc. Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode
US6838331B2 (en) * 2002-04-09 2005-01-04 Micron Technology, Inc. Method and system for dynamically operating memory in a power-saving error correction mode
US6751143B2 (en) * 2002-04-11 2004-06-15 Micron Technology, Inc. Method and system for low power refresh of dynamic random access memories
US7149824B2 (en) * 2002-07-10 2006-12-12 Micron Technology, Inc. Dynamically setting burst length of memory device by applying signal to at least one external pin during a read or write transaction
EP2798460A4 (en) * 2011-12-28 2016-05-11 Intel Corp VIDEO CODING IN VIDEO ANALYSIS
EP3697014A1 (en) 2019-02-16 2020-08-19 Fraunhofer Gesellschaft zur Förderung der angewandten Forschung e.V. Srs configuration and indication for codebook and non-codebook based ul transmissions in a network

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1540923A (en) * 1975-12-01 1979-02-21 Intel Corp Programmable single chip mos computer
US4249247A (en) * 1979-01-08 1981-02-03 Ncr Corporation Refresh system for dynamic RAM memory
US4286320A (en) * 1979-03-12 1981-08-25 Texas Instruments Incorporated Digital computing system having auto-incrementing memory
US4328566A (en) * 1980-06-24 1982-05-04 Pitney Bowes Inc. Dynamic memory refresh system with additional refresh cycles
JPS5898814A (ja) * 1981-12-08 1983-06-11 Sony Corp エラ−デ−タ補間装置
DE3241356A1 (de) * 1982-11-09 1984-05-10 Siemens AG, 1000 Berlin und 8000 München Vorrichtung zur mikroprogramm-steuerung eines informationstransfers und verfahren zu ihrem betrieb
JPS59140694A (ja) * 1983-01-31 1984-08-13 Sharp Corp ダイナミツクｒａｍのリフレツシユ方法
US4638451A (en) * 1983-05-03 1987-01-20 Texas Instruments Incorporated Microprocessor system with programmable interface
US4649511A (en) * 1983-07-25 1987-03-10 General Electric Company Dynamic memory controller for single-chip microprocessor
JPS60113395A (ja) * 1983-11-25 1985-06-19 Hitachi Ltd メモリ制御回路
US4742543A (en) * 1983-12-22 1988-05-03 Frederiksen Jeffrey E Video transmission system
US4694489A (en) * 1983-12-22 1987-09-15 Frederiksen Jeffrey E Video transmission system
US4800431A (en) * 1984-03-19 1989-01-24 Schlumberger Systems And Services, Inc. Video stream processing frame buffer controller
JPS60235269A (ja) * 1984-05-08 1985-11-21 Toshiba Corp デ−タ転送制御装置
US4665495A (en) * 1984-07-23 1987-05-12 Texas Instruments Incorporated Single chip dram controller and CRT controller
JPS61105143A (ja) * 1984-10-29 1986-05-23 Nec Corp バ−スト信号検出装置
US4797850A (en) * 1986-05-12 1989-01-10 Advanced Micro Devices, Inc. Dynamic random access memory controller with multiple independent control channels
JPS6329867A (ja) * 1986-07-23 1988-02-08 Nec Corp Ｄｍａコントロ−ラ
US4884234A (en) * 1987-06-29 1989-11-28 Ncr Corporation Dynamic RAM refresh circuit with DMA access
US4878197A (en) * 1987-08-17 1989-10-31 Control Data Corporation Data communication apparatus
US4870622A (en) * 1988-06-24 1989-09-26 Advanced Micro Devices, Inc. DRAM controller cache

Also Published As

Publication number Publication date
ATE141424T1 (de) 1996-08-15
JP2992552B2 (ja) 1999-12-20
DE68926936D1 (de) 1996-09-19
ES2090037T3 (es) 1996-10-16
GR3020706T3 (en) 1996-11-30
EP0348113A3 (en) 1991-09-11
EP0348113A2 (en) 1989-12-27
US5134699A (en) 1992-07-28
EP0348113B1 (en) 1996-08-14
DE68926936T2 (de) 1997-02-27

Similar Documents

Publication Publication Date Title
JPH0266662A (ja) データ処理システムおよびデータ処理システム内で連続するバーストアクセスを整列させるための方法
US4870622A (en) DRAM controller cache
US5615358A (en) Time skewing arrangement for operating memory in synchronism with a data processor
US5896551A (en) Initializing and reprogramming circuitry for state independent memory array burst operations control
US7289384B2 (en) Method for writing to multiple banks of a memory device
US5729709A (en) Memory controller with burst addressing circuit
US5600605A (en) Auto-activate on synchronous dynamic random access memory
US5450364A (en) Method and apparatus for production testing of self-refresh operations and a particular application to synchronous memory devices
US8369168B2 (en) Devices and system providing reduced quantity of interconnections
JP2909592B2 (ja) コンピュータメモリシステム
JPH0772877B2 (ja) ダイナミックメモリシステムのタイミングを動的に設定するデータ処理装置
US20030005255A1 (en) Method and system for fast data access using a memory array
US5812842A (en) Method for initializing and reprogramming a control operation feature of a memory device
US4860325A (en) Counter tester
US20040054824A1 (en) Reduced latency wide-I/O burst architecture
JP4097165B2 (ja) データ入出力数の削減回路及び削減方法並びに半導体装置
US5982697A (en) Method for initializing and reprogramming a control operation feature of a memory device
JP3681892B2 (ja) 半導体装置のデータ入出力回路及びデータ入出力方法
US5893168A (en) Structure and method for memory initialization and power on
JPH0855495A (ja) 同期メモリデバイスを非同期メモリデバイスとして再構成する回路及び方法
JP2987809B2 (ja) シンクロナスｄｒａｍのｃａｓ信号発生器
KR20010035775A (ko) Ｄｒａｍ 구성을 자동 검출하는 장치 및 방법
JPH02500143A (ja) コンピユータ・システム
JPH09231744A (ja) メモリ装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071022

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081022

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091022

Year of fee payment: 10

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091022

Year of fee payment: 10