JPH026682Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はパルス選択回路の改良に関するもので
ある。

従来のパルス選択回路は、第１パルス入力信号
と第２パルス入力信号を選択出力するためにパル
ス選択信号を必要とする構成を備えたものであ
る。

以下に従来例を図面と共に説明する。

第１図は従来例のパルス選択回路の構成を示
し、１は第１パルス信号入力端子、２は第２パル
ス信号入力端子、３はパルス選択信号入力端子、
４はインバータ、５は第1ANDゲート、６は第
2ANDゲート、７はORゲート、８はパルス信号
入力端子である。図において、第１パルス信号入
力端子１は第1ANDゲート５の一方の入力端子
に、又第２パルス入力端子２は第2ANDゲート６
の一方の入力端子にそれぞれ接続されている。ま
た、パルス選択信号入力端子３はインバータ４及
び第1ANDゲート５の他方の入力端子に、又前記
インバータ４の出力端子は前記第2ANDゲート６
の他方の入力端子にそれぞれ接続されている。前
記第1ANDゲート５及び第2ANDゲート６の各出
力端子は、前記ORゲート７の入力端子にそれぞ
れ接続され、該ORゲート７の出力端子はパルス
信号出力端子８に接続されている。

叙上の構成に基き、従来例のパルス選択回路の
動作を第１図、第２図と共に説明する。

なお、第２図は第１図各部の動作波形を示すも
のである。

いま、パルス選択信号入力端子３が第２図ａに
示すように、当初“Ｈ”レベルの場合、インバー
タ４の出力、すなわち第2ANDゲート６の他方の
入力が“Ｌ”レベルとなり、該第2ANDゲート６
の出力信号も“Ｌ”レベルとなる。一方、第
1ANDゲート５の出力信号は第１パルス信号入力
端子１から入力する第２図ｂのような信号波形と
等しくなる。この結果、ORゲート７の出力信
号、すなわちパルス信号出力端子８の出力信号は
前記第１パルス信号入力端子１の入力信号と等し
くなる。

次に、パルス選択信号入力端子８が第２図ａの
ように“Ｌ”レベルに変化した場合は、前記第
1ANDゲート５の出力信号は“Ｌ”レベルとな
り、又前記インバータ４の出力信号は“Ｈ”レベ
ルとなるので、前記第2ANDゲート６の出力信号
は第２パルス信号入力端子１より入力する第２図
ｃの信号波形と等しくなる。

従つて、パルス選択信号入力端子３が“Ｈ”レ
ベルの場合には、第１パルス信号入力端子１の入
力信号がパルス信号出力端子８より出力され、ま
た前記パルス選択信号入力端子３が“Ｌ”レベル
の場合には、第２パルス信号入力端子２の入力信
号がパルス信号出力端子８から出力される。

上述のように、従来のパルス選択回路は、第１
パルス信号入力端子１と第２パルス信号入力端子
２以外に第３のパルス選択信号入力端子３を独立
に必要とし、従つて回路構成上、第３の信号を送
出するための回路をさらに必要とするため、この
ことがパルス選択回路の高性能化、小型化にとつ
て一つのボトルネツクとなつていた。

本考案は叙上の点に着目して成されたもので、
パルス選択信号を発生させるための回路及びこの
パルス選択信号の入力端子を省き、なおかつ同一
の作用を得るように回路構成したパルス選択回路
を提供することを目的とする。

以下に、本考案の二実施例を図面と共に説明す
る。

なお第１図に記載の上述の従来例と同一の構成
は同一符号で表わし、その詳細な説明を省く。

第３図は本考案の第１の実施例を示し、９はバ
イナリアツプカウンタでカウント出力端子９Ｃ、
クロツクパルス信号入力端子９Ｉ、及びリセツト
信号入力端子９Ｒを有している。図において、第
１パルス信号入力端子１は第1ANDゲート５と第
2ANDゲート６のそれぞれの入力端子に接続さ
れ、第２パルス信号入力端子２はORゲート７の
入力端子とバイナリアツプカウンタ９のリセツト
信号入力端子９Ｒに接続されている。次に、バイ
ナリアツプカウンタ９のカウント出力端子９Ｃは
インバータ４の入力端子及び前記第2ANDゲート
６の入力端子に、また前記インバータ５の出力端
子は、第1ANDゲート５の入力端子にそれぞれ接
続されている。さらに、前記第1ANDゲート５の
出力端子は前記バイナリアツプカウンタ９のクロ
ツクパルス信号入力端子９Ｉに、前記第2ANDゲ
ート６の出力端子はORゲート７の入力端子に、
さらに該ORゲート７の出力端子はパルス信号出
力端子８に接続されている。

叙上の構成に基づき、以下に本考案の一実施例
の動作を図面と共に説明する。

なお第４図は第３図各部の動作波形を示すもの
である。

まずバイナリアツプカウンタ９の動作を説明す
る。バイナリアツプカウンタ９のリセツト動作
は、リセツト信号入力端子９Ｒが“Ｈ”レベルの
時、カウント出力端子９Ｃを非同期で“Ｌ”レベ
ルに変える。又、バイナリアツプカウンタ９のカ
ウント動作は、クロツクパルス信号入力端子９Ｉ
が“Ｈ”レベルから“Ｌ”レベルに変化するタイ
ミングでカウントをアツプするようにして為さ
れ、クロツクパルス信号入力端子９Ｉが２回
“Ｈ”レベルから“Ｌ”レベルに変化した場合に、
前記カウント出力端子９Ｃを“Ｈ”レベルに変え
る。

さて、第２パルス信号入力端子２を第４図ｂの
ように、第１パルス信号入力端子１から入力され
る同図ａのようなパルス信号の２周期以上にわた
つて“Ｌ”レベルに保持すると、バイナリアツプ
カウンタ９のカウント出力端子９Ｃは“Ｈ”レベ
ルとなる。そのためにインバータ４の反転出力は
“Ｌ”レベルとなり、第1ANDゲート５の出力も
第４図ｃのように“Ｌ”レベルとなる。その結
果、前記バイナリアツプカウンタ９はカウント動
作を行わないので、前記バイナリアツプカウンタ
のカウント出力は“Ｈ”レベルを保持した状態を
示す。一方、第2ANDゲート６の出力信号は第１
パルス信号入力端子１の入力信号とバイナリアツ
プカウンタ９のカウント出力端子９Ｃの出力との
論理積として与えられ、第2ANDゲート６の出力
は第４図ｄのように第１パルス信号入力端子１の
入力信号と等しい。従つて、パルス信号出力端子
８の出力信号も第１パルス信号入力端子１の入力
信号と等しくなる。

次に、第１パルス信号入力端子１の入力信号と
周波数、１周期中の“Ｈ”レベルの時間がほぼ等
しいパルス信号が第２パルス信号入力端子２から
入力される場合に、第２パルス信号入力端子２が
“Ｈレベル”ならば、バイナリアツプカウンタ９
のリセツト信号入力端子９Ｒは“Ｈ”レベルとな
り、カウント出力端子９Ｃは“Ｌ”レベルとな
り、従つてインバータ４の出力信号は反転して
“Ｈレベル”となる。この結果、カウント動作は
第1ANDゲート５を経て第１パルス信号入力端子
１より入力されるパルス信号により行われるよう
になり、次に第２パルス信号入力端子２が“Ｌ”
レベルとなつても、第１パルス信号入力端子１が
２回“Ｈ”レベルから“Ｌ”レベルに変化するま
でに第２パルス信号入力端子２が“Ｈ”レベルと
なるので、バイナリアツプカウンタ９のカウント
出力端子９Ｃは“Ｌ”レベルのまま保持され、第
2ANDゲート６の“Ｌ”レベル出力も変わらず、
パルス信号出力端子８の出力信号は第２パルス信
号入力端子２の入力信号と等しくなる。

なお、第４図ｅに示す信号はORゲート７の出
力即ちパルス信号出力端子８にあらわれる信号で
ある。

以上のように、この考案の一実施例は、上述の
従来例の回路構成をパルス選択信号を省くことに
より簡略にしたものであるが、そのパルス選択出
力は基本的に従来例と同一のものを得ることがで
きる。すなわち、第１パルス信号入力端子１から
パルス信号を入力する場合は、第２パルス信号入
力端子２が“Ｌ”レベルならば、第１パルス信号
入力端子１からのパルス入力信号がパルス信号出
力端子８から出力され、第２パルス信号入力端子
２からパルス信号を入力すると、第２パルス入力
信号がパルス信号出力端子８から出力される。

次に、本考案の他に実施例を第３図、第５図と
共に説明する。

この考案の第２の実施例は、上述の第１の実施
例と同一の回路構成を成し、この回路構成におい
て第５図に示すようなパルス信号を入力すれば、
このパルス信号のパルス出力を停止できる例であ
る。第５図において、ａは第１パルス信号入力端
子１より入力するパルス信号、ｂは第２パルス信
号入力端子２より入力する信号、ｃはパルス信号
出力端子８から出力される信号を各々示してい
る。すなわち、第２パルス信号入力端子２が
“Ｌ”レベルとすれば、上述の第１の実施例と同
様に、第１パルス信号入力端子１より入力するパ
ルス信号がパルス信号出力端子８から出力され
る。次に前記第２パルス信号入力端子２が“Ｈ”
レベルになると、バイナリアツプカウンタ９のリ
セツト信号入力端子９Ｒが“Ｈ”レベルとなり、
カウンタ出力端子９Ｃは“Ｌ”レベルとなる。そ
の結果、第2ANDゲート６の出力も“Ｌ”レベル
となり、パルス信号出力端子８は第２パルス信号
入力端子２と同様に“Ｈ”レベルとなり、第１パ
ルス信号入力端子１のパルス信号は出力を停止す
る。従つて、この考案の第２実施例は、第１パル
ス信号入力端子１のパルス信号をパルス信号出力
端子８からの出力を第２パルス信号入力端子２の
入力信号によりON−OFF制御することができ
る。

本考案は以上説明したとおり、パルス選択入力
端子３を回路構成より省くことにより、従来のパ
ルス選択回路に比し入力端子数を減らすことがで
き、特にIC化の場合には、ICのピンを節約でき
るため、ICの小パツケージ化や周辺回路の簡素
化ができる利点を有し、併せて当該回路の新しい
応用、たとえば優先順位が決まつているような２
つのパルス信号の入力回路などの用途に大きな効
果を有するものである。

又、本考案は、第１のパルス入力信号を発生す
る発振回路の制限がなく、第２のパルス入力信号
としては必要に応じて変化する信号であれば良い
ので適用範囲が広く、汎用性に優れたものとな
る。しかも、論理素子やカウンタで構成されてい
るために集積回路化し易い。

【図面の簡単な説明】

第１図は従来のパルス信号選択回路を示す回路
図であり、第２図は第１図各部の動作波形を示す
波形図、第３図は本考案の第１実施例を示す回路
図、第４図は第３図各部の動作を示す波形図、第
５図は本考案の第２実施例として、第１実施例の
第４図とは異つた動作波形を第３図各部に得た場
合の波形図である。 １……第１パルス信号入力端子、２……第２パ
ルス信号入力端子、３……パルス選択信号入力端
子、４……インバータ、５……第1ANDゲート、
６……第2ANDゲート、７……ORゲート、８…
…パルス信号出力端子、９……バイナリアツプカ
ウンタ、９Ｃ……前記バイナリアツプカウンタ９
のカウント出力端子、９Ｉ……同カウンタ９のク
ロツクパルス信号入力端子、９Ｒ……同カウンタ
９のリセツト信号入力端子。

Claims (1)

1. 【実用新案登録請求の範囲】 第１のパルス信号が入力される第１パルス信号
   入力端子と、 第２のパルス信号が入力される第２パルス信号
   入力端子と、 前記第１パルス信号入力端子が第１の入力端子
   に接続された第１のANDゲートと、 この第１のANDゲートの出力端子がクロツク
   入力端子に接続され、前記第２パルス信号入力端
   子がリセツト入力端子に接続されたバイナリアツ
   プカウンタと、 このバイナリアツプカウンタのカウンタ出力端
   子に入力端子が接続され、前記第１のANDゲー
   トの第２の入力端子に出力端子が接続されたイン
   バータと、 前記第１パルス信号入力端子を第１の入力端子
   に、前記バイナリアツプカウンタのカウンタ出力
   端子を第２の入力端子に接続した第２のANDゲ
   ートと、 この第２のANDゲートの出力端子を第１の入
   力端子に、前記第２パルス信号入力端子を第２の
   入力端子に接続し、前記第１のパルス信号又は前
   記第２のパルス信号のうちの一方を出力するOR
   ゲートとを備えたパルス選択回路。