JPH0622256B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH0622256B2 JPH0622256B2 JP63154701A JP15470188A JPH0622256B2 JP H0622256 B2 JPH0622256 B2 JP H0622256B2 JP 63154701 A JP63154701 A JP 63154701A JP 15470188 A JP15470188 A JP 15470188A JP H0622256 B2 JPH0622256 B2 JP H0622256B2
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- JP
- Japan
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- wiring
- unit cell
- unit cells
- layer
- observation
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- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 本発明は、特に、ＣＡＤ（Computer Aidcd Design）又
はＤＡ（Design Automation）等の設計技術によりレイ
アウト設計がなされた大規模集積回路装置（以下、ＬＳ
Ｉと称する場合がある）に好適な半導体装置に関するも
のである。
はＤＡ（Design Automation）等の設計技術によりレイ
アウト設計がなされた大規模集積回路装置（以下、ＬＳ
Ｉと称する場合がある）に好適な半導体装置に関するも
のである。
この種のレイアウト設計は、多品種ＬＳＩの設計、設計
期間の短縮、設計工数の削減及び設計品質の向上という
観点から特に電子計算機を用いて行なわれているが、こ
のために、半導体ウエハ上に予め仮想的な座標を決め、
所定の座標位置に相互配線層、スルーホール、コンタク
トホール、各回路素子等を形成する設計自動化の手法が
導入されている。この仮想座標のピッチを本明細書では
特に「システム配線ピッチ」と称し、また半導体ウエハ
に設けた多数のユニットセル内を走る配線のピッチを
「セル配線ピッチ」と称する。
期間の短縮、設計工数の削減及び設計品質の向上という
観点から特に電子計算機を用いて行なわれているが、こ
のために、半導体ウエハ上に予め仮想的な座標を決め、
所定の座標位置に相互配線層、スルーホール、コンタク
トホール、各回路素子等を形成する設計自動化の手法が
導入されている。この仮想座標のピッチを本明細書では
特に「システム配線ピッチ」と称し、また半導体ウエハ
に設けた多数のユニットセル内を走る配線のピッチを
「セル配線ピッチ」と称する。
本発明者等は、ＤＡ設計の一手法として、ＣＭＯＳＬＳ
Ｉにおいて半導体ウエハ（半導体ペレット）のユニット
セル用回路素子形成領域内に、仮想座標に沿って、縦横
に、又は一方向に延在する多層又は単層導線と、さら
に、ユニットセル相互間に、仮想座標に沿って、縦横に
延在する多層導線とを設け、一つの論理回路機能を与え
るためのユニットセル内およびユニットセル間の相互配
線を、スルーホールおよびコンタクトホールの選択によ
って行なう方法を検討した。
Ｉにおいて半導体ウエハ（半導体ペレット）のユニット
セル用回路素子形成領域内に、仮想座標に沿って、縦横
に、又は一方向に延在する多層又は単層導線と、さら
に、ユニットセル相互間に、仮想座標に沿って、縦横に
延在する多層導線とを設け、一つの論理回路機能を与え
るためのユニットセル内およびユニットセル間の相互配
線を、スルーホールおよびコンタクトホールの選択によ
って行なう方法を検討した。
しかしながら、ＣＭＯＳ論理回路等のＭＯＳＬＳＩにお
いて、回路素子上の配線が１層のアルミニウム配線から
形成されている場合には、このアルミニウム配線を介し
て内部の信号観測を行なうことは特に困難ではない。と
ころが、集積度の増大に従ってアルミニウムの多層配線
構造が必要となるが、下層のアルミニウム配線に対して
は測定用のプローブを直接当てることができないため
に、製品のデバッギングや不良解析時に内部の信号波形
を正確に観測できないことが判明した。従って、製造プ
ロセス中に製品の不良要因を正確にとらえ、これをプロ
セスの初期段階へフイードバッグさせて早期に正常な製
造条件に設定することが困難となり、いわゆるＴＡＴ
（Turn Around Time）が長くなってしまう。一方、低加
速ＳＥＭによる間接的な電位観測手段を用いて内部の電
気的状態を検査しようとしても、層間絶縁膜の膜厚等が
一様でないために検出信号の振幅が一定でない上に、検
査時の操作が容易でないことも判明している。
いて、回路素子上の配線が１層のアルミニウム配線から
形成されている場合には、このアルミニウム配線を介し
て内部の信号観測を行なうことは特に困難ではない。と
ころが、集積度の増大に従ってアルミニウムの多層配線
構造が必要となるが、下層のアルミニウム配線に対して
は測定用のプローブを直接当てることができないため
に、製品のデバッギングや不良解析時に内部の信号波形
を正確に観測できないことが判明した。従って、製造プ
ロセス中に製品の不良要因を正確にとらえ、これをプロ
セスの初期段階へフイードバッグさせて早期に正常な製
造条件に設定することが困難となり、いわゆるＴＡＴ
（Turn Around Time）が長くなってしまう。一方、低加
速ＳＥＭによる間接的な電位観測手段を用いて内部の電
気的状態を検査しようとしても、層間絶縁膜の膜厚等が
一様でないために検出信号の振幅が一定でない上に、検
査時の操作が容易でないことも判明している。
従って、本発明の目的は、多層配線が施されたＩＣ内部
の信号観測を容易かつ正確に行ない、ＴＡＴを大幅に短
縮することにある。このために、本発明によれば、下層
配線が層間絶縁膜のスルーホールを介して上部の観測パ
ッドに引出され、ここから内部の信号波形等を観測でき
るようにしている。
の信号観測を容易かつ正確に行ない、ＴＡＴを大幅に短
縮することにある。このために、本発明によれば、下層
配線が層間絶縁膜のスルーホールを介して上部の観測パ
ッドに引出され、ここから内部の信号波形等を観測でき
るようにしている。
以下、本発明をＣＭＯＳ論理回路からなるＶＬＳＩに適
用した実施例を図面参照下で詳細に述べる。
用した実施例を図面参照下で詳細に述べる。
第１図では、中規模の論理機能を有する各論理ブロック
１が半導体チップ２に設けられ、各論理ブロック間は多
層配線のＡｌ２（２層目のＡｌ配線）、Ａｌ１（１層目
のＡｌ配線）等を介して互いに接続されていて、全体と
して１つの大規模な論理機能を有するシステムを構成し
ている。論理ブロック１自体は、第２図に示すように両
端の電源端子３及び４間に多数設けられたユニットセル
５の各列からなっており、各ユニットセルの列間又は行
間はポリシリコン配線ＰＳ及びＡｌ１で接続され、また
例えば１つの列を飛び越えた配線はＡｌ２で行なわれて
いる。ユニットセル５は例えば、ＮＯＲ、ＯＲ、ＡＮ
Ｄ、ＮＡＮＤ、フリップフロップ等の論理回路の如く、
小規模の単位論理機能を有するセルからなっている。
１が半導体チップ２に設けられ、各論理ブロック間は多
層配線のＡｌ２（２層目のＡｌ配線）、Ａｌ１（１層目
のＡｌ配線）等を介して互いに接続されていて、全体と
して１つの大規模な論理機能を有するシステムを構成し
ている。論理ブロック１自体は、第２図に示すように両
端の電源端子３及び４間に多数設けられたユニットセル
５の各列からなっており、各ユニットセルの列間又は行
間はポリシリコン配線ＰＳ及びＡｌ１で接続され、また
例えば１つの列を飛び越えた配線はＡｌ２で行なわれて
いる。ユニットセル５は例えば、ＮＯＲ、ＯＲ、ＡＮ
Ｄ、ＮＡＮＤ、フリップフロップ等の論理回路の如く、
小規模の単位論理機能を有するセルからなっている。
こうしたＶＬＳＩを作成するに当っては、設計期間の短
縮、設計工数の削減及び設計品質の向上という観点か
ら、特にＣＡＤにより電子計算機を用いて配置配線設計
又はレイアウト設計が行なわれるが、この関係上、半導
体ウエハ上に予め仮想座標を決め、所定の座標位置に相
互配線層、スルーホール、コンタクトホール、各回路素
子等を形成する設計自動化の手法を導入する。
縮、設計工数の削減及び設計品質の向上という観点か
ら、特にＣＡＤにより電子計算機を用いて配置配線設計
又はレイアウト設計が行なわれるが、この関係上、半導
体ウエハ上に予め仮想座標を決め、所定の座標位置に相
互配線層、スルーホール、コンタクトホール、各回路素
子等を形成する設計自動化の手法を導入する。
このレイアウト設計においては、第３図に示すように半
導体ウエハ又はチップ上にＸＹ方向に予め規則的な格子
状座標を仮想的に設け、所定の座標位置に相互配線が位
置し、その格子点に相互接続用のスルーホール又はコン
タクトホールがくるようにプログラミングが行なわれ
る。すなわち、上記したＡｌ１は横方向に、Ａｌ２はＰ
Ｓ間にて共に縦方向において、夫々等間隔の仮想座標上
に存在するように配置され、全体として規則的なＸ−Ｙ
座標を形成している。第３図では、各ユニットセル５の
領域を斜線で示したが、隣接するセル間を多層配線とし
てのＡｌ１−Ａｌ２−Ａｌ１−ＰＳによって接続する場
合もある。なお、Ａｌ２上には更に３層目のＡｌ配線Ａ
ｌ３を設けることができるが、このＡｌ３も含めた各層
のＡｌ配線やＰＳ配線は、段差を減らして配線の段切れ
を防ぐために、互いに重なり合わないように他の配線の
間に位置せしめられている。
導体ウエハ又はチップ上にＸＹ方向に予め規則的な格子
状座標を仮想的に設け、所定の座標位置に相互配線が位
置し、その格子点に相互接続用のスルーホール又はコン
タクトホールがくるようにプログラミングが行なわれ
る。すなわち、上記したＡｌ１は横方向に、Ａｌ２はＰ
Ｓ間にて共に縦方向において、夫々等間隔の仮想座標上
に存在するように配置され、全体として規則的なＸ−Ｙ
座標を形成している。第３図では、各ユニットセル５の
領域を斜線で示したが、隣接するセル間を多層配線とし
てのＡｌ１−Ａｌ２−Ａｌ１−ＰＳによって接続する場
合もある。なお、Ａｌ２上には更に３層目のＡｌ配線Ａ
ｌ３を設けることができるが、このＡｌ３も含めた各層
のＡｌ配線やＰＳ配線は、段差を減らして配線の段切れ
を防ぐために、互いに重なり合わないように他の配線の
間に位置せしめられている。
第３図に示したように、各配線は予め決められた規定の
座標のピッチ、即ちシステム配線ピッチに沿う如くに設
けられるが、本例で重要なことは、このシステム配線ピ
ッチを可能な限り小さくしてレイアウト上の素子占有面
積を縮小している一方、既述した多層配線構造における
内部信号観測を行なうための観測パッドＰ1 又はＰ2 が
一方のユニットセル列の例えばインバータの出力引出し
線上に（或いは他方のユニットセル列の例えばＮＡＮＤ
の入力引込み線上に）設けられていることである。
座標のピッチ、即ちシステム配線ピッチに沿う如くに設
けられるが、本例で重要なことは、このシステム配線ピ
ッチを可能な限り小さくしてレイアウト上の素子占有面
積を縮小している一方、既述した多層配線構造における
内部信号観測を行なうための観測パッドＰ1 又はＰ2 が
一方のユニットセル列の例えばインバータの出力引出し
線上に（或いは他方のユニットセル列の例えばＮＡＮＤ
の入力引込み線上に）設けられていることである。
観測パッドＰ1 においては、第４図及び第５図に示すよ
うに、一方のユニットセルの素子の出力引出し線である
厚さ０．３５μｍの最下層のポリシリコン配線ＰＳがＮ
型シリコン基板ＳのフィールドＳｉＯ2 膜１上に導びか
れ、上記した座標の所定の交点（格子点）上において厚
さ０．８μｍのリンシリケートガラス膜ＰＳＧ１に形成
されたスルーホールＴＨ1 を介して厚さ０．８μｍの上
層のアルミニウム配線Ａｌ１と接続されている。そし
て、同格子点上には更に、厚さ０．８μｍのリンシリケ
ートガラス膜ＰＳＧ２に形成されたスルーホールＴＨ2
には２層目のＡｌ配線と同時に形成されたアルミニウム
膜Ａｌ２が設けられ、このＡｌ２はリンシリケートガラ
ス膜ＰＳＧ３に形成されたスルーホールＴＨ3 に３層目
のＡｌ配線時に設けたアルミニウム膜Ａｌ３に接続され
ている。こうして、最下層のポリシリコン配線ＰＳが、
同じ格子点位置に設けた各スルーホールＴＨ1 〜ＴＨ3
を介して最上のＡｌ３に接続されていて、ここで内部素
子の出力を外部へ引出した観測パッドＰ1 を構成してい
るのである。
うに、一方のユニットセルの素子の出力引出し線である
厚さ０．３５μｍの最下層のポリシリコン配線ＰＳがＮ
型シリコン基板ＳのフィールドＳｉＯ2 膜１上に導びか
れ、上記した座標の所定の交点（格子点）上において厚
さ０．８μｍのリンシリケートガラス膜ＰＳＧ１に形成
されたスルーホールＴＨ1 を介して厚さ０．８μｍの上
層のアルミニウム配線Ａｌ１と接続されている。そし
て、同格子点上には更に、厚さ０．８μｍのリンシリケ
ートガラス膜ＰＳＧ２に形成されたスルーホールＴＨ2
には２層目のＡｌ配線と同時に形成されたアルミニウム
膜Ａｌ２が設けられ、このＡｌ２はリンシリケートガラ
ス膜ＰＳＧ３に形成されたスルーホールＴＨ3 に３層目
のＡｌ配線時に設けたアルミニウム膜Ａｌ３に接続され
ている。こうして、最下層のポリシリコン配線ＰＳが、
同じ格子点位置に設けた各スルーホールＴＨ1 〜ＴＨ3
を介して最上のＡｌ３に接続されていて、ここで内部素
子の出力を外部へ引出した観測パッドＰ1 を構成してい
るのである。
上記パッドＰ1 とは別に設けることのできる観測パッド
Ｐ2 によれば、第６図及び第７図に示すように、上記の
Ａｌ２の下側において他方のユニットセルの素子に対す
る入力を与えるＡｌ１が設けられ、かつＡｌ２の上面は
ガラス膜ＰＳＧ３のスルーホールＴＨ3 を介して上記と
同様にアルミニウム膜Ａｌ３に接続されている。
Ｐ2 によれば、第６図及び第７図に示すように、上記の
Ａｌ２の下側において他方のユニットセルの素子に対す
る入力を与えるＡｌ１が設けられ、かつＡｌ２の上面は
ガラス膜ＰＳＧ３のスルーホールＴＨ3 を介して上記と
同様にアルミニウム膜Ａｌ３に接続されている。
上記の各観測パッドＰ1 ，Ｐ2 共に、出力引出し線とし
てのＰＳ又はＡｌ２が、システム配線ピッチ上に乗った
同じ座標格子点上にて最上のＡｌ３にまで引出された縦
型パッド構造としているので、Ａｌ３に対して電位観測
用のプローブを当てることによって、内部の信号波形又
は内部信号を直接測定することができ、しかもその観測
が極めて容易かつ正確となる。従って、この測定値に基
いてユニットセルの良、不良を判別し、不良原因をすぐ
に製造プロセスへフィードバックして正規の条件に設定
できるから、製品の歩留りの向上は勿論、ＴＡＴの効果
的な短縮を実現することができる。また、各パッドＰ
1 ，Ｐ2 の形成位置、特にスルーホールＴＨ１〜ＴＨ３
はＣＡＤによるレイアウト設計にとって都合のよい格子
点上に存在するから、その位置設定は非常に作業性良く
行なうことができる。なお、上記の例はアルミニウムの
３層配線の場合であるが、２層配線の場合にはスルーホ
ールＴＨ３及びアルミニウム膜Ａｌ３は省略されるの
で、測定プローブはＡｌ２に対して直接又は間接的に接
触させることになる。
てのＰＳ又はＡｌ２が、システム配線ピッチ上に乗った
同じ座標格子点上にて最上のＡｌ３にまで引出された縦
型パッド構造としているので、Ａｌ３に対して電位観測
用のプローブを当てることによって、内部の信号波形又
は内部信号を直接測定することができ、しかもその観測
が極めて容易かつ正確となる。従って、この測定値に基
いてユニットセルの良、不良を判別し、不良原因をすぐ
に製造プロセスへフィードバックして正規の条件に設定
できるから、製品の歩留りの向上は勿論、ＴＡＴの効果
的な短縮を実現することができる。また、各パッドＰ
1 ，Ｐ2 の形成位置、特にスルーホールＴＨ１〜ＴＨ３
はＣＡＤによるレイアウト設計にとって都合のよい格子
点上に存在するから、その位置設定は非常に作業性良く
行なうことができる。なお、上記の例はアルミニウムの
３層配線の場合であるが、２層配線の場合にはスルーホ
ールＴＨ３及びアルミニウム膜Ａｌ３は省略されるの
で、測定プローブはＡｌ２に対して直接又は間接的に接
触させることになる。
次に、上述した観測パッドを出力点に有するユニットセ
ルの具体的な例を第８図〜第１３図について説明する。
ルの具体的な例を第８図〜第１３図について説明する。
ユニットセル５を構成するＣＭＯＳ論理回路において
は、特に第８図に明示するように、Ｎ型シリコン基板６
にＰチャンネルＭＯＳＦＥＴ部７とＮチャンネルＭＯＳ
ＦＥＴ部８とが設けられ、これら両ＦＥＴ部に亘って共
通の各ポリシリコンゲート電極ＰＳ1 ，ＰＳ2 ，ＰＳ
3 ，ＰＳ4 ，ＰＳ5 が並行してセル周辺部にまで延びて
いて、両端側にて端子Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ａ′，
Ｂ′，Ｃ′，Ｄ′，Ｅ′を夫々形成している。ここで重
要なことは、これらの各端子が第３図で示したポリシリ
コン配線ＰＳと同一のピッチを以って配置されているこ
とである。このピッチは第８図の横方向において１，
３，５，７，９を奇数番号で示されるシステム配線ピッ
チに対応している。この対応をとるために本例では、ゲ
ート電極ＰＳ1 〜ＰＳ5 の形状に述べる独得の工夫がな
されている。各ゲート電極をマスクとしてイオン注入法
又は拡散法で形成されたＦＥＴ７側の各Ｐ+ 型領域９と
ＦＥＴ８側の各Ｎ+ 型領域１０とに対し、適宜位置にて
Ａｌ配線１１，１２，１３，１４，１５がオーミックコ
ンタクトで接するコンタクトホール１６，１７，１８，
１９，２０，２１，２２，２３，２４，２５が夫々形成
されている。ここで注目すべきことは、各コンタクトホ
ール１６〜２０、２１〜２５は夫々横方向に並置されて
いて各コンタクトホール間をゲート電極が走るという形
態ではなく、各コンタクトホールを第８図の如く一定の
規則性を以って上下に配しており、必要に応じて所定の
コンタクトホール付近でほぼ４５゜の角度に屈曲させて
いることである。
は、特に第８図に明示するように、Ｎ型シリコン基板６
にＰチャンネルＭＯＳＦＥＴ部７とＮチャンネルＭＯＳ
ＦＥＴ部８とが設けられ、これら両ＦＥＴ部に亘って共
通の各ポリシリコンゲート電極ＰＳ1 ，ＰＳ2 ，ＰＳ
3 ，ＰＳ4 ，ＰＳ5 が並行してセル周辺部にまで延びて
いて、両端側にて端子Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ａ′，
Ｂ′，Ｃ′，Ｄ′，Ｅ′を夫々形成している。ここで重
要なことは、これらの各端子が第３図で示したポリシリ
コン配線ＰＳと同一のピッチを以って配置されているこ
とである。このピッチは第８図の横方向において１，
３，５，７，９を奇数番号で示されるシステム配線ピッ
チに対応している。この対応をとるために本例では、ゲ
ート電極ＰＳ1 〜ＰＳ5 の形状に述べる独得の工夫がな
されている。各ゲート電極をマスクとしてイオン注入法
又は拡散法で形成されたＦＥＴ７側の各Ｐ+ 型領域９と
ＦＥＴ８側の各Ｎ+ 型領域１０とに対し、適宜位置にて
Ａｌ配線１１，１２，１３，１４，１５がオーミックコ
ンタクトで接するコンタクトホール１６，１７，１８，
１９，２０，２１，２２，２３，２４，２５が夫々形成
されている。ここで注目すべきことは、各コンタクトホ
ール１６〜２０、２１〜２５は夫々横方向に並置されて
いて各コンタクトホール間をゲート電極が走るという形
態ではなく、各コンタクトホールを第８図の如く一定の
規則性を以って上下に配しており、必要に応じて所定の
コンタクトホール付近でほぼ４５゜の角度に屈曲させて
いることである。
このように、必要な箇所でゲート電極を屈曲させること
によって、各コンタクトホール、例えばホール１７，２
０，１８を横方向に並置した場合に比べて、図示の如く
上下に交互に配して相互の間隔をより狭めても各ホール
と所定の距離を保持しつつゲート電極ＰＳ4 ，ＰＳ5 を
設けることができる。つまり、例えばコンタクトホール
１７，２０を横に並べた場合のホール間の間隔Ｄは、本
例に従ってコンタクトホール１７，２０を上下斜め方向
に配すると、より小さな間隔Ｄ′に縮小することができ
る。例えば、Ｄが約１０μｍであるのに、Ｄ′を約８μ
ｍとすることができる。このようなコンタクトホールと
ゲート電極との位置関係を各所に適宜形成することによ
って、全体としてコンタクトホール間（ひいてはゲート
電極間）の間隔を縮小しながら、各ゲート電極の両端に
存在する端子Ａ〜Ｅ、Ａ′〜Ｅ′を目的とするシステム
配線ピッチに一致する座標上に位置せしめることができ
るのである。
によって、各コンタクトホール、例えばホール１７，２
０，１８を横方向に並置した場合に比べて、図示の如く
上下に交互に配して相互の間隔をより狭めても各ホール
と所定の距離を保持しつつゲート電極ＰＳ4 ，ＰＳ5 を
設けることができる。つまり、例えばコンタクトホール
１７，２０を横に並べた場合のホール間の間隔Ｄは、本
例に従ってコンタクトホール１７，２０を上下斜め方向
に配すると、より小さな間隔Ｄ′に縮小することができ
る。例えば、Ｄが約１０μｍであるのに、Ｄ′を約８μ
ｍとすることができる。このようなコンタクトホールと
ゲート電極との位置関係を各所に適宜形成することによ
って、全体としてコンタクトホール間（ひいてはゲート
電極間）の間隔を縮小しながら、各ゲート電極の両端に
存在する端子Ａ〜Ｅ、Ａ′〜Ｅ′を目的とするシステム
配線ピッチに一致する座標上に位置せしめることができ
るのである。
なお、ゲート端子ＡとＤ、Ｂ′とＥ′は、Ａｌ配線１１
〜１５と同様、１層目のＡｌ配線２６，２７によって互
いに接続されている。これらセル内部の１層目のＡｌ配
線は所望の単位論理機能に従って各種のパターンに予め
設定できるが、ＬＳＩ全体の設計上はこの１層目のＡｌ
配線は第３図のシステム配線ピッチ（第８図では縦方向
に表示した偶数番号の座標）に従って配置される。Ａｌ
配線１１は、Ｐ+ 型領域９に隣接して形成されたＮ+ 型
領域２８を介して基板６に電源電圧ＶDDを供給するため
の電源ラインである。またＡｌ配線１２はＮ+ 型領域１
０に隣接した状態でＰ- 型ウエル２９内に３箇所形成さ
れたＰ+ 型領域３０を介してウエル２９に電圧ＶSSを供
給するためのラインである。第８図のXI−XI線に沿う断
面を示す第９図、第８図のＸ−Ｘ線に沿う断面を示す第
１０図において、３１はフィールドＳｉＯ2 膜、３２は
ゲート酸化膜、３３は１層目のリンシリケートガラス膜
である。図示省略したが、リンシリケートガラス膜は層
間絶縁膜として更に１層目のＡｌ配線上、２層目のＡｌ
配線上にも被着され、また３層目のＡｌ配線上にはシラ
ン膜がパッシベーション膜として被せられてよい。
〜１５と同様、１層目のＡｌ配線２６，２７によって互
いに接続されている。これらセル内部の１層目のＡｌ配
線は所望の単位論理機能に従って各種のパターンに予め
設定できるが、ＬＳＩ全体の設計上はこの１層目のＡｌ
配線は第３図のシステム配線ピッチ（第８図では縦方向
に表示した偶数番号の座標）に従って配置される。Ａｌ
配線１１は、Ｐ+ 型領域９に隣接して形成されたＮ+ 型
領域２８を介して基板６に電源電圧ＶDDを供給するため
の電源ラインである。またＡｌ配線１２はＮ+ 型領域１
０に隣接した状態でＰ- 型ウエル２９内に３箇所形成さ
れたＰ+ 型領域３０を介してウエル２９に電圧ＶSSを供
給するためのラインである。第８図のXI−XI線に沿う断
面を示す第９図、第８図のＸ−Ｘ線に沿う断面を示す第
１０図において、３１はフィールドＳｉＯ2 膜、３２は
ゲート酸化膜、３３は１層目のリンシリケートガラス膜
である。図示省略したが、リンシリケートガラス膜は層
間絶縁膜として更に１層目のＡｌ配線上、２層目のＡｌ
配線上にも被着され、また３層目のＡｌ配線上にはシラ
ン膜がパッシベーション膜として被せられてよい。
第８図のように各配線を施すことによって、各領域９を
ソース又はドレイン領域とするＰチャンネルＭＯＳＦＥ
ＴＱ1 ，Ｑ2 ，Ｑ5 ，Ｑ7 ，Ｑ8 が構成され、かつ各領
域１０をソース又はドレイン領域とするＮチャンネルＭ
ＯＳＦＥＴＱ3 ，Ｑ4 ，Ｑ6 Ｑ9 ，Ｑ10が構成され、こ
れらのＦＥＴが第１１図のように結線されて１つの排他
的論理和（Exclusive ＯＲ）を形成している。このExcl
usive ＯＲにおいて、複数のＦＥＴが回路的に並列に接
続されている箇所では第８図のコンタクトホールは上下
に交互に存在する必要があり、このためには各領域９，
１０はそのようにコンタクトホールを形成し得るに充分
な長さ（チャンネル幅）を有していることが望ましい。
また、複数のＦＥＴが直列に接続されている箇所ではコ
ンタクトホールは必ずしも必要としないが、それらのＦ
ＥＴが並列に使用できる場合も考慮して上記と同様に上
下にコンタクトホールを形成できるチャンネル幅を確保
しておくのがよい。なお、第８図では、各ＦＥＴ部の夫
々にＦＥＴが５素子ずつ設けるようにしたが、素子数を
増加させたい場合には同様の構造を同図の横方向に並置
すればよい。
ソース又はドレイン領域とするＰチャンネルＭＯＳＦＥ
ＴＱ1 ，Ｑ2 ，Ｑ5 ，Ｑ7 ，Ｑ8 が構成され、かつ各領
域１０をソース又はドレイン領域とするＮチャンネルＭ
ＯＳＦＥＴＱ3 ，Ｑ4 ，Ｑ6 Ｑ9 ，Ｑ10が構成され、こ
れらのＦＥＴが第１１図のように結線されて１つの排他
的論理和（Exclusive ＯＲ）を形成している。このExcl
usive ＯＲにおいて、複数のＦＥＴが回路的に並列に接
続されている箇所では第８図のコンタクトホールは上下
に交互に存在する必要があり、このためには各領域９，
１０はそのようにコンタクトホールを形成し得るに充分
な長さ（チャンネル幅）を有していることが望ましい。
また、複数のＦＥＴが直列に接続されている箇所ではコ
ンタクトホールは必ずしも必要としないが、それらのＦ
ＥＴが並列に使用できる場合も考慮して上記と同様に上
下にコンタクトホールを形成できるチャンネル幅を確保
しておくのがよい。なお、第８図では、各ＦＥＴ部の夫
々にＦＥＴが５素子ずつ設けるようにしたが、素子数を
増加させたい場合には同様の構造を同図の横方向に並置
すればよい。
第８図のＣＭＯＳにおいては、特にその出力点に上述し
たと同様の観測パッドＰを設けており、その位置をやは
り上述した座標の格子点上にとっている。第１２図及び
第１３図に詳しく示すように、このパッドＰにおいて
は、フィールドＳｉＯ2 膜３１上にまずポリシリコン配
線３４が走っており、この上にリンシリケートガラス膜
３３のスルーホール３５を介して上記のＡｌ配線１５が
被着され、更にこのＡｌ配線上にリンシリケートガラス
膜３６が被せられ、これに形成したスルーホール３７に
上層のアルミニウム配線材料層３８が設けられている。
この配線材料層３８には仮想線の如くに測定用プローブ
３９を充分に当てがえるように、パッシベーション用に
プラズマ析出法で被着したシリコン窒化膜４０に広めの
開口４１が形成されている。
たと同様の観測パッドＰを設けており、その位置をやは
り上述した座標の格子点上にとっている。第１２図及び
第１３図に詳しく示すように、このパッドＰにおいて
は、フィールドＳｉＯ2 膜３１上にまずポリシリコン配
線３４が走っており、この上にリンシリケートガラス膜
３３のスルーホール３５を介して上記のＡｌ配線１５が
被着され、更にこのＡｌ配線上にリンシリケートガラス
膜３６が被せられ、これに形成したスルーホール３７に
上層のアルミニウム配線材料層３８が設けられている。
この配線材料層３８には仮想線の如くに測定用プローブ
３９を充分に当てがえるように、パッシベーション用に
プラズマ析出法で被着したシリコン窒化膜４０に広めの
開口４１が形成されている。
このように構成された観測用パッドＰを用いてプロービ
ングを行なえば、ユニットセル内の論理回路の特性を容
易にしかも正確に測定することができるので、この種の
ＣＭＯＳ型ＶＬＳＩの如く多層配線構造の複雑なデバイ
スであっても、その不良解析を充二分に行なうことがで
きることになる。
ングを行なえば、ユニットセル内の論理回路の特性を容
易にしかも正確に測定することができるので、この種の
ＣＭＯＳ型ＶＬＳＩの如く多層配線構造の複雑なデバイ
スであっても、その不良解析を充二分に行なうことがで
きることになる。
また、本例では、セル内配線としてのポリシリコンゲー
ト電極を必要なコンタクトホール付近で屈曲せしめるこ
とにより、そのピッチを小さくして最小のシステム配線
ピッチに合せることができるから、ＣＡＤによるレイア
ウト設計時にシステム配線ピッチ及びセルサイズを共に
小さくできる。この結果、ユニットセルの密度を増大さ
せ得ると共に、ユニットセル間の配線チャンネル部にお
ける配線チャンネル数を大幅に増加させることが可能で
あり、ひいてはチップサイズ自体を著しく縮小できるこ
とになる。
ト電極を必要なコンタクトホール付近で屈曲せしめるこ
とにより、そのピッチを小さくして最小のシステム配線
ピッチに合せることができるから、ＣＡＤによるレイア
ウト設計時にシステム配線ピッチ及びセルサイズを共に
小さくできる。この結果、ユニットセルの密度を増大さ
せ得ると共に、ユニットセル間の配線チャンネル部にお
ける配線チャンネル数を大幅に増加させることが可能で
あり、ひいてはチップサイズ自体を著しく縮小できるこ
とになる。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。例えば、上述
のプロービングに当っては、プローブを接触させる配線
材料層（パッド）は多層配線構造によっては２層目のア
ルミニウムであったり、３層目のアルミニウムであって
もよい。また、使用する配線及び層間絶縁膜、パッシベ
ーション膜の材質は様々であってよい。また、ポリシリ
コンゲート電極の上述した屈曲角度や形状は上記のもの
に限ることなく、種々変更することができる。またゲー
ト電極はポリシリコン以外の例えば、ＭｏＳｉ2 −ポリ
シリコンからなるメタルゲートや、Ａｌゲートでも差支
えない。なお、上述のユニットセル構造はExclusive Ｎ
ＯＲにも適用できる他、種々の論理回路用に変形でき
る。
術的思想に基いて更に変形が可能である。例えば、上述
のプロービングに当っては、プローブを接触させる配線
材料層（パッド）は多層配線構造によっては２層目のア
ルミニウムであったり、３層目のアルミニウムであって
もよい。また、使用する配線及び層間絶縁膜、パッシベ
ーション膜の材質は様々であってよい。また、ポリシリ
コンゲート電極の上述した屈曲角度や形状は上記のもの
に限ることなく、種々変更することができる。またゲー
ト電極はポリシリコン以外の例えば、ＭｏＳｉ2 −ポリ
シリコンからなるメタルゲートや、Ａｌゲートでも差支
えない。なお、上述のユニットセル構造はExclusive Ｎ
ＯＲにも適用できる他、種々の論理回路用に変形でき
る。
本発明は、上述した如く、下層配線の所定箇所上に形成
したスルーホールを介して上層配線に接続し、これを観
測パッドとして用いているので、多層配線構造の複雑な
装置でもその内部の信号観測を容易かつ正確に行なうこ
とができる。このため、この観測結果に基く不良要因に
よりデバイス製造条件を早期に修正することができる。
したスルーホールを介して上層配線に接続し、これを観
測パッドとして用いているので、多層配線構造の複雑な
装置でもその内部の信号観測を容易かつ正確に行なうこ
とができる。このため、この観測結果に基く不良要因に
よりデバイス製造条件を早期に修正することができる。
図面は本発明の実施例を示すものであって、第１図は第
１の実施例による半導体チップの概略平面図、第２図は
その論理ブロックの１つの概略平面図、第３図は論理配
線ピッチを示す座標と相互配線上の観測パッドの位置と
を示す概略図、第４図は観測パッド位置を示す拡大平面
図、第５図はその構造を示す第４図のＶ−Ｖ線断面図、
第６図は他の観測パッド位置を示す拡大平面図、第７図
はその構造を示す第５図のVII−VII線断面図、第８図は
論理ブロックを構成するユニットセル（ＣＭＯＳ論理回
路）の拡大平面図、第９図は第８図のXI−XI線に沿う縦
断面図、第１０図は第８図のＸ−Ｘ線に沿う縦断面図、
第１１図は第８図のユニットセルを構成するExclusive
ＯＲの等価回路図、第１２図は第８図における観測パッ
ド部分の拡大平面図、第１３図は第１２図のXIII−XIII
線に沿う断面図である。 なお、図面に用いられている符号において、１は論理ブ
ロック、５はユニットセル、７はＰチャンネルＭＯＳＦ
ＥＴ部、８はＮチャンネルＭＯＳＦＥＴ部、９はＰ+ 型
領域、１０はＮ+ 型領域、１１〜１５はＡｌ配線、１６
〜２５はコンタクトホール、２８はＮ+ 型給電領域、３
０はＰ+ 型給電領域、３４はポリシリコン配線、３８は
Ａｌ配線材料層、３９はプローブ、４０はシリコン窒化
膜、Ａｌ１は１層目のＡｌ配線、Ａｌ２は２層目のＡｌ
配線、ＰＳ及びＰＳ1 〜ＰＳ5 はポリシリコンゲート電
極、Ａ〜Ｅ及びＡ′〜Ｅ′は端子、Ｐ，Ｐ1 及びＰ2 は
観測パッド、ＰＳＧ１〜ＰＳＧ３及び３３，３６はリン
シリケートガラス膜、ＴＨ１〜ＴＨ３及び３５，３７は
スルーホールである。
１の実施例による半導体チップの概略平面図、第２図は
その論理ブロックの１つの概略平面図、第３図は論理配
線ピッチを示す座標と相互配線上の観測パッドの位置と
を示す概略図、第４図は観測パッド位置を示す拡大平面
図、第５図はその構造を示す第４図のＶ−Ｖ線断面図、
第６図は他の観測パッド位置を示す拡大平面図、第７図
はその構造を示す第５図のVII−VII線断面図、第８図は
論理ブロックを構成するユニットセル（ＣＭＯＳ論理回
路）の拡大平面図、第９図は第８図のXI−XI線に沿う縦
断面図、第１０図は第８図のＸ−Ｘ線に沿う縦断面図、
第１１図は第８図のユニットセルを構成するExclusive
ＯＲの等価回路図、第１２図は第８図における観測パッ
ド部分の拡大平面図、第１３図は第１２図のXIII−XIII
線に沿う断面図である。 なお、図面に用いられている符号において、１は論理ブ
ロック、５はユニットセル、７はＰチャンネルＭＯＳＦ
ＥＴ部、８はＮチャンネルＭＯＳＦＥＴ部、９はＰ+ 型
領域、１０はＮ+ 型領域、１１〜１５はＡｌ配線、１６
〜２５はコンタクトホール、２８はＮ+ 型給電領域、３
０はＰ+ 型給電領域、３４はポリシリコン配線、３８は
Ａｌ配線材料層、３９はプローブ、４０はシリコン窒化
膜、Ａｌ１は１層目のＡｌ配線、Ａｌ２は２層目のＡｌ
配線、ＰＳ及びＰＳ1 〜ＰＳ5 はポリシリコンゲート電
極、Ａ〜Ｅ及びＡ′〜Ｅ′は端子、Ｐ，Ｐ1 及びＰ2 は
観測パッド、ＰＳＧ１〜ＰＳＧ３及び３３，３６はリン
シリケートガラス膜、ＴＨ１〜ＴＨ３及び３５，３７は
スルーホールである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 (72)発明者 加藤 正男 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (56)参考文献 特開 昭51−139286（ＪＰ，Ａ) 特開 昭53−25382（ＪＰ，Ａ) 特開 昭55−143061（ＪＰ，Ａ)
Claims (1)
- 【請求項１】所望の論理機能を構成するための回路素子
が形成された複数個のユニットセルと、該ユニットセル
間を接続する相互配線の形成された配線領域とを有する
半導体集積回路装置を、半導体基板上の互いに直交する
Ｘ，Ｙ方向に仮想座標を決め、自動設計法により所定の
仮想座標位置に相互配線層、スルーホール、回路素子等
を設け、該設計データに従って製造する半導体集積回路
装置の製造方法において、 上記自動設計時に、 上記複数のユニットセルと上記配線領域とに共通な等間
隔のＸ方向およびＹ方向の格子状仮想座標を設定する工
程と、 上記ユニットセルの所定の信号を観測するための第１の
観測端子を、上記複数のユニットセル間を接続する相互
配線の一部を構成する上記ユニットセルの出力引出し線
上で、かつ仮想座標の交点であって上記出力引出し線に
接続される異なる配線層からなる他の相互配線との接続
点に設ける工程と、 上記相互配線の電気的接続状態を測定するための第２の
観測端子を、上記相互配線の一部を構成する他のユニッ
トセルの入力引込み線上で、かつ仮想座標の交点であっ
て上記入力引込み線に接続される異なる配線層からなる
他の相互配線との接続点に第２の観測端子を設ける工程
とを有し、 さらに、上記自動設計法により設定された箇所に上記第
１および第２の観測端子を形成する工程、を有すること
を特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154701A JPH0622256B2 (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154701A JPH0622256B2 (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6419739A JPS6419739A (en) | 1989-01-23 |
| JPH0622256B2 true JPH0622256B2 (ja) | 1994-03-23 |
Family
ID=15590060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63154701A Expired - Lifetime JPH0622256B2 (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622256B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06100538B2 (ja) * | 1989-08-02 | 1994-12-12 | 株式会社日立製作所 | 原子吸光分光光度計 |
| JP2592699B2 (ja) * | 1990-03-16 | 1997-03-19 | 富士通株式会社 | プリント板実装設計装置 |
| US5315130A (en) * | 1990-03-30 | 1994-05-24 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| US5252507A (en) * | 1990-03-30 | 1993-10-12 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| JPH0541503A (ja) * | 1991-06-21 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | マスタスライス方式の半導体装置の製造方法 |
| JPH05215673A (ja) * | 1992-01-31 | 1993-08-24 | Shimadzu Corp | 低圧放電管及びそれを用いた原子吸光分光光度計 |
| US8909426B2 (en) | 2011-04-19 | 2014-12-09 | Ford Global Technologies | Trailer path curvature control for trailer backup assist |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51139286A (en) * | 1975-05-28 | 1976-12-01 | Hitachi Ltd | Multi-layer wiring pattern |
| JPS5845811B2 (ja) * | 1976-08-18 | 1983-10-12 | 三菱電機株式会社 | 半導体素子チツプ面への微小導電領域の形成法 |
| JPS5325382A (en) * | 1976-08-23 | 1978-03-09 | Hitachi Ltd | Wiring method of lsi |
| JPS6041726Y2 (ja) * | 1976-10-29 | 1985-12-19 | 富士通株式会社 | 半導体集積回路装置 |
| JPS5923111B2 (ja) * | 1977-02-17 | 1984-05-30 | 富士通株式会社 | 半導体装置 |
| JPS55143061A (en) * | 1979-04-25 | 1980-11-08 | Hitachi Ltd | Integrated circuit |
| JPS5619634A (en) * | 1979-07-27 | 1981-02-24 | Hitachi Ltd | Semiconductor device |
-
1988
- 1988-06-24 JP JP63154701A patent/JPH0622256B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6419739A (en) | 1989-01-23 |
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