JPH01283847A - マスタースライス方式集積回路装置 - Google Patents
マスタースライス方式集積回路装置Info
- Publication number
- JPH01283847A JPH01283847A JP11301588A JP11301588A JPH01283847A JP H01283847 A JPH01283847 A JP H01283847A JP 11301588 A JP11301588 A JP 11301588A JP 11301588 A JP11301588 A JP 11301588A JP H01283847 A JPH01283847 A JP H01283847A
- Authority
- JP
- Japan
- Prior art keywords
- metal wiring
- wiring
- layer metal
- layer
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス方式集積回路装置の基本セル
および配線領域の形成方法に関する。
および配線領域の形成方法に関する。
本発明はマスタースライス方式集積回路装置において、
あらかじめ能動素子を埋め込んだ、基本セルを隙間なく
マトリクス状に配置し、この上に第−層金属配線を主体
として論理機能を有するマクロセルを形成し、基本セル
相互間の配線を第二層金属配線および第三層金属配線の
みによっておこなう事により、マスタースライス方式集
積回路装置として、マクロセル上を立体的にマクロセル
間の配線領域として使用し、ゲートアレイとしての能動
素子の利用率、すなわち集積度を飛躍的に向上させるよ
うにする際に、電気信号の周波数が数十メガから数百メ
ガヘルツに及ぶ場合、３層構造の金属配線同士の相互誘
導の影響を極力少なくする必要があり、第１層金属配線
に対して、第２層および第３層金属配線の配置される格
子を２分の１格子ずらすようにしたものである。
あらかじめ能動素子を埋め込んだ、基本セルを隙間なく
マトリクス状に配置し、この上に第−層金属配線を主体
として論理機能を有するマクロセルを形成し、基本セル
相互間の配線を第二層金属配線および第三層金属配線の
みによっておこなう事により、マスタースライス方式集
積回路装置として、マクロセル上を立体的にマクロセル
間の配線領域として使用し、ゲートアレイとしての能動
素子の利用率、すなわち集積度を飛躍的に向上させるよ
うにする際に、電気信号の周波数が数十メガから数百メ
ガヘルツに及ぶ場合、３層構造の金属配線同士の相互誘
導の影響を極力少なくする必要があり、第１層金属配線
に対して、第２層および第３層金属配線の配置される格
子を２分の１格子ずらすようにしたものである。
従来のマスタースライス方式集積回路装置の配置図は、
第１図に示すごとく、チップ１の外周に入出力セル５を
配置し、基本セル２をマトリクス状に３の様に配置し、
入出力セル５と基本セル・マトリクスの間には、４のよ
うな配線専用領域を設けていた。そして、３の基本セル
・マトリクス上に、第３図に示すようにマクロセルの内
部配線に第１層金属配線２０３を主体に構成し、さらに
、第５図に示すように第２層および第３層金属配線２０
６．２１１が２次元的に第１層と同一の格子に配置され
るよう構成されていた。
第１図に示すごとく、チップ１の外周に入出力セル５を
配置し、基本セル２をマトリクス状に３の様に配置し、
入出力セル５と基本セル・マトリクスの間には、４のよ
うな配線専用領域を設けていた。そして、３の基本セル
・マトリクス上に、第３図に示すようにマクロセルの内
部配線に第１層金属配線２０３を主体に構成し、さらに
、第５図に示すように第２層および第３層金属配線２０
６．２１１が２次元的に第１層と同一の格子に配置され
るよう構成されていた。
しかし、前述の従来技術では、第１層金属配線がマクロ
セル内部の配線に、Ｘ方向およびＹ方向について自由に
つかわれるため、これと同一格子上に第２層および第３
層金属配線を行うと、信号線で使われる周波数が数十な
いし数百メガヘルツになってきたばあい、異なる層の配
線間での相互誘導が無視できなくなってくる。
セル内部の配線に、Ｘ方向およびＹ方向について自由に
つかわれるため、これと同一格子上に第２層および第３
層金属配線を行うと、信号線で使われる周波数が数十な
いし数百メガヘルツになってきたばあい、異なる層の配
線間での相互誘導が無視できなくなってくる。
特に、３層金属配線を使用するＬＳＩの回路規模および
集積度は極めて高いので、ＬＳＩ内部の相互誘導による
誤動作が原因で、ＬＳＩ全体へ故障が波及すると、その
被害および修復が極めて困難となる。
集積度は極めて高いので、ＬＳＩ内部の相互誘導による
誤動作が原因で、ＬＳＩ全体へ故障が波及すると、その
被害および修復が極めて困難となる。
本発明のマスタースライス方式集積回路装置は基本セル
の上に使用する金属配線について第１層金属配線および
第１層と第２層金属配線を結び付けるスルーホールの配
置に使用する格子に対して、第２Ｍ、第３層金属配線お
よび第２層と第３ＮＪを結び付けるスルーホールを配置
する格子をＸ方向およびＹ方向に対して２分の１格子ず
らす事により第１ＮＪと第２層金属配線の上下間の相互
誘導、および第１層と第３層金属配線の上下間の相互誘
導を減らす様にしたものである。
の上に使用する金属配線について第１層金属配線および
第１層と第２層金属配線を結び付けるスルーホールの配
置に使用する格子に対して、第２Ｍ、第３層金属配線お
よび第２層と第３ＮＪを結び付けるスルーホールを配置
する格子をＸ方向およびＹ方向に対して２分の１格子ず
らす事により第１ＮＪと第２層金属配線の上下間の相互
誘導、および第１層と第３層金属配線の上下間の相互誘
導を減らす様にしたものである。
第７図は従来の３層の金属配線が同一格子に載る場合の
断面図であり、第６図は本発明による３層金属配線の断
面図である。
断面図であり、第６図は本発明による３層金属配線の断
面図である。
相互誘導は同一格子上を上下に平行して配線が走る場合
に最も顕著である。
に最も顕著である。
本発明上記の構成によれば第２層および第３層金属配線
によってマクロセル相互間の配線を行う場合、第３図お
よび第５図に示すごとく、マクロセル内部の第１層金属
配線と第２層および第３層金属配線が２分の１格子ずれ
る事に依って、第３図および第４図に示すような、相互
誘導の影響から免れる事が出来る。
によってマクロセル相互間の配線を行う場合、第３図お
よび第５図に示すごとく、マクロセル内部の第１層金属
配線と第２層および第３層金属配線が２分の１格子ずれ
る事に依って、第３図および第４図に示すような、相互
誘導の影響から免れる事が出来る。
第３図および第４図は本発明の実施例における基本セル
の平面図で、第３図に於・いては第１層金属配線２０１
．２０２．２０３および能動素子と第１層金属配線とを
接続するコンタクト２０５によって、論理機能を有する
マクロセルを形成している。ここに２０１はＶＳＳ電源
２０２はＶＤＤ電源である０本図に示すようにマクロセ
ルの内部配線は第１層配線によって構成されている。
の平面図で、第３図に於・いては第１層金属配線２０１
．２０２．２０３および能動素子と第１層金属配線とを
接続するコンタクト２０５によって、論理機能を有する
マクロセルを形成している。ここに２０１はＶＳＳ電源
２０２はＶＤＤ電源である０本図に示すようにマクロセ
ルの内部配線は第１層配線によって構成されている。
さらに第１層金属配線２０３、および第２贋金属配線２
０６を結び付けるスルーホール２０７によって、入出力
端子ＡＩ、Ｘ、Ａ２が形成される。
０６を結び付けるスルーホール２０７によって、入出力
端子ＡＩ、Ｘ、Ａ２が形成される。
第２図は第３図のトランジスター回路図で、ＣＭＯＳト
ランジスターによる、２人力ＮＡＮＤゲートを構成して
いる。
ランジスターによる、２人力ＮＡＮＤゲートを構成して
いる。
第４図は、第３図の上に配線される配線層の図面であり
、第１層金属配線に使われた配置用格子に対し、第２層
および第３層金属配線２０６．２１１および第２層と第
３層金属配線を結び付けるスルーホール２１２を２分の
１格子ずらすことに依って第３図に示すマクロセルの端
子位置Ａ１、Ｘ、Ａ２からその他のマクロセルに接続す
る配線を示している。
、第１層金属配線に使われた配置用格子に対し、第２層
および第３層金属配線２０６．２１１および第２層と第
３層金属配線を結び付けるスルーホール２１２を２分の
１格子ずらすことに依って第３図に示すマクロセルの端
子位置Ａ１、Ｘ、Ａ２からその他のマクロセルに接続す
る配線を示している。
第６図は第３図および第４図の断面図である。
本図に示すようにマクロセル間の配線には、第１層金属
配線は使われていない。
配線は使われていない。
第５図は、第３図の上に配線される配線層の図面であり
、第１層金属配線に使われた配置用格子に対し、第２層
および第３層金属配線２０６．２１１および第２層と第
３層金属配線を結び付けるスルーホール２１２を同一格
子上で、第３図に示すマクロセルの端子位置Ａ１、Ｘ、
Ａ２からその他のマクロセルに接続する配線を行ってい
る。
、第１層金属配線に使われた配置用格子に対し、第２層
および第３層金属配線２０６．２１１および第２層と第
３層金属配線を結び付けるスルーホール２１２を同一格
子上で、第３図に示すマクロセルの端子位置Ａ１、Ｘ、
Ａ２からその他のマクロセルに接続する配線を行ってい
る。
第７図は第３図および第５図の断面図である。
以上述べたように本発明によれば、マクロセルを形成す
るために第１層金属配線を使用し、マクロセルの入出力
端子を形成するために、第１層金属配線と第２層金属配
線を結び付けるスルーホールを使用し、かつマクロセル
間の配線を第２層金属配線および第３層金属配線を使用
することによってＬＳＩとしては極めて高い集積度を達
成しようとする際、無視できない相互誘導の影響を極め
て低く抑える事ができるという効果を有する。
るために第１層金属配線を使用し、マクロセルの入出力
端子を形成するために、第１層金属配線と第２層金属配
線を結び付けるスルーホールを使用し、かつマクロセル
間の配線を第２層金属配線および第３層金属配線を使用
することによってＬＳＩとしては極めて高い集積度を達
成しようとする際、無視できない相互誘導の影響を極め
て低く抑える事ができるという効果を有する。
第１図は本発明を実施した、マスタースライス方式の大
規模集積回路チップの全体的な概略図。 第２図は、第３図および、第４図のトランジスター回路
図。 第３図および第４図は、基本セル上に金属３層配線を繕
した場合の結線図。 第５図は、従来の方式による基本セル上に第２層および
第３層金属３層配線を施した場合の結線図。 第６図は、第１層金属配線と、第２層および第３層金属
配線を配置する格子を２分の１格子ずらせた場合の断面
図。 第７図は、同一格子上に３層金属配線を行った場合の断
面図。 １・・・チップ外形 ２・・・基本セル ３・・・基本セルマトリクス ４・・・配線専用領域 ５・・・入出力セル ２０１−−−電源配線（ＶＤＤ） ２０２・・・電源配線（ＶＳＳ＞ ２０３・・・第１層金属配線 ２０５・・・第１層および拡散層またはポリシリコンを
接続するスルーホール ２０６・・・第２層金属配線 ２０７・・・第１層および第２層金属配線を接続するス
ルーホール ２０８・・・ポリシリコン ２０９・・・Ｎ型拡散層 ２１０・・・Ｐ型拡散層 ２１１・・・第３層金属配線 ２１２・・・第２層および第３層金属配線を接続するス
ルーホール ２１３・・・第２層金属配線により形成されるマクロセ
ルのビン位置 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（＠１名）篤 ｔ 図 冨 ２ 臼 ％３ｔ￥ＩＭ ４ ｒｗ ’Ｊ、 ７ を目
規模集積回路チップの全体的な概略図。 第２図は、第３図および、第４図のトランジスター回路
図。 第３図および第４図は、基本セル上に金属３層配線を繕
した場合の結線図。 第５図は、従来の方式による基本セル上に第２層および
第３層金属３層配線を施した場合の結線図。 第６図は、第１層金属配線と、第２層および第３層金属
配線を配置する格子を２分の１格子ずらせた場合の断面
図。 第７図は、同一格子上に３層金属配線を行った場合の断
面図。 １・・・チップ外形 ２・・・基本セル ３・・・基本セルマトリクス ４・・・配線専用領域 ５・・・入出力セル ２０１−−−電源配線（ＶＤＤ） ２０２・・・電源配線（ＶＳＳ＞ ２０３・・・第１層金属配線 ２０５・・・第１層および拡散層またはポリシリコンを
接続するスルーホール ２０６・・・第２層金属配線 ２０７・・・第１層および第２層金属配線を接続するス
ルーホール ２０８・・・ポリシリコン ２０９・・・Ｎ型拡散層 ２１０・・・Ｐ型拡散層 ２１１・・・第３層金属配線 ２１２・・・第２層および第３層金属配線を接続するス
ルーホール ２１３・・・第２層金属配線により形成されるマクロセ
ルのビン位置 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（＠１名）篤 ｔ 図 冨 ２ 臼 ％３ｔ￥ＩＭ ４ ｒｗ ’Ｊ、 ７ を目
Claims (1)
- 【特許請求の範囲】 （ａ）複数個の能動素子によって構成された基本セルを
マトリクス状に隙間なく配置し、前記能動素子を横方向
に複数個使用して、その上に、ある一定の格子に載るよ
うに第１層金属配線のみを施し、論理機能を有するマク
ロセルを形成し、 （ｂ）このマクロセルの入出力端子を、第２層金属配線
層に、依ってのみ形成し、 （ｃ）Ｘ方向およびＹ方向に対し１格子間隔の２分の１
、第２層金属配線と第３層金属配線およびこれら２つの
配線層を結び付けるスルーホールをずらせて配置し、且
つこれらのみを使用してマクロセル間の配線を行うこと
を特徴とする、マスタースライス方式集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11301588A JPH01283847A (ja) | 1988-05-10 | 1988-05-10 | マスタースライス方式集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11301588A JPH01283847A (ja) | 1988-05-10 | 1988-05-10 | マスタースライス方式集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01283847A true JPH01283847A (ja) | 1989-11-15 |
Family
ID=14601299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11301588A Pending JPH01283847A (ja) | 1988-05-10 | 1988-05-10 | マスタースライス方式集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01283847A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0269977A (ja) * | 1988-09-05 | 1990-03-08 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
| JPH0461275A (ja) * | 1990-06-28 | 1992-02-27 | Sharp Corp | 半導体集積回路装置 |
| US6571379B2 (en) | 2000-06-26 | 2003-05-27 | Nec Electronics Corporation | Semiconductor integrated circuit and semiconductor integrated circuit wiring layout method |
-
1988
- 1988-05-10 JP JP11301588A patent/JPH01283847A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0269977A (ja) * | 1988-09-05 | 1990-03-08 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
| JPH0461275A (ja) * | 1990-06-28 | 1992-02-27 | Sharp Corp | 半導体集積回路装置 |
| US6571379B2 (en) | 2000-06-26 | 2003-05-27 | Nec Electronics Corporation | Semiconductor integrated circuit and semiconductor integrated circuit wiring layout method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2020066797A1 (ja) | 半導体集積回路装置および半導体パッケージ構造 | |
| JPS61100947A (ja) | 半導体集積回路装置 | |
| JPH02177345A (ja) | 半導体集積回路装置 | |
| JPH0480538B2 (ja) | ||
| JP3289999B2 (ja) | 半導体集積回路 | |
| JP3353397B2 (ja) | 半導体集積回路 | |
| JPH10256250A (ja) | 半導体集積回路装置 | |
| JPH0286167A (ja) | マスタースライス方式集積回路装置 | |
| JPH01270331A (ja) | マスター・スライス方式集積回路装置 | |
| JPH0475665B2 (ja) | ||
| JPH01270330A (ja) | マスター・スライス方式集積回路装置 | |
| JPS59232442A (ja) | 半導体集積回路 | |
| JPH0774252A (ja) | 半導体集積回路 | |
| JPS60247943A (ja) | 半導体集積回路装置 | |
| JPH02138758A (ja) | 半導体装置 | |
| JPH06112450A (ja) | 半導体集積回路のブロックレイアウト方法 | |
| JPH03145743A (ja) | 半導体集積回路装置 | |
| JPH01125846A (ja) | マスタースライス方式集積回路装置 | |
| JPH0312963A (ja) | ゲートアレイ | |
| JPS63273332A (ja) | 半導体集積回路装置の製造方法 | |
| JPH03123076A (ja) | 半導体集積回路装置 | |
| JPS60224243A (ja) | ゲ−トアレ−型半導体集積回路装置の製造方法 | |
| JPH04280471A (ja) | マスタースライス方式の半導体集積回路装置 | |
| JPS6072247A (ja) | 半導体集積回路装置 | |
| JPH04340747A (ja) | 半導体集積回路装置 |