JPS6038794A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPS6038794A JPS6038794A JP58145371A JP14537183A JPS6038794A JP S6038794 A JPS6038794 A JP S6038794A JP 58145371 A JP58145371 A JP 58145371A JP 14537183 A JP14537183 A JP 14537183A JP S6038794 A JPS6038794 A JP S6038794A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はセンスアンプ回路、特に、ビットライン上に読
み出さｈた微小記憶情報を増幅するフリップフロップを
主構成要素とするセンスアンプ回路に関する。以下の説
明はすべて絶縁ゲート型電界効果トランジスタのうち代
表的なＭＯＳ）ランジスタ（以下ＭＯ８Ｔと称す）を用
いかつＮチャンネルＭＯｆ’！Ｔで行う。しかし、回路
的にはＰチャンネルＭＯ８Ｔ、さらにはバイポーラトラ
ンジスタでも本質的に同様、である。
み出さｈた微小記憶情報を増幅するフリップフロップを
主構成要素とするセンスアンプ回路に関する。以下の説
明はすべて絶縁ゲート型電界効果トランジスタのうち代
表的なＭＯＳ）ランジスタ（以下ＭＯ８Ｔと称す）を用
いかつＮチャンネルＭＯｆ’！Ｔで行う。しかし、回路
的にはＰチャンネルＭＯ８Ｔ、さらにはバイポーラトラ
ンジスタでも本質的に同様、である。
従来のこの種のセンスアンプ回路は外部から供給される
第１の制御信号に応答して微小記憶情報の初期増幅を行
うだめの第１ゲートと前記第１の制御信号の供給後に外
部から供給される第２の制６１１＋信号に応答して前記
微小記憶情報の主増幅を行うための第２ゲートとを備え
、回路の安定かつ高速動作を期している。
第１の制御信号に応答して微小記憶情報の初期増幅を行
うだめの第１ゲートと前記第１の制御信号の供給後に外
部から供給される第２の制６１１＋信号に応答して前記
微小記憶情報の主増幅を行うための第２ゲートとを備え
、回路の安定かつ高速動作を期している。
第１図は、５ｖ単一電源のＩＣであるＭＯ８ダイナミッ
クＲＡＭにおいて用いられている従来のセンスアンプ回
路の一例全一部のメモリセルおよびリファレンスセルと
ともに示している。第１図においてエンハンスメントｇ
ＭＯ８Ｔ（以下ＥＭＯ８Ｔと記す）ＴｓとコンデンサＣ
１とが１ビツトのメモリセルを、またＥＭＯ８Ｔ Ｔａ
とコンデンサＣ２とがリファレンスセルをそれぞれ槽成
する。
クＲＡＭにおいて用いられている従来のセンスアンプ回
路の一例全一部のメモリセルおよびリファレンスセルと
ともに示している。第１図においてエンハンスメントｇ
ＭＯ８Ｔ（以下ＥＭＯ８Ｔと記す）ＴｓとコンデンサＣ
１とが１ビツトのメモリセルを、またＥＭＯ８Ｔ Ｔａ
とコンデンサＣ２とがリファレンスセルをそれぞれ槽成
する。
ｈ：ＭＯＴ Ｔｌ、Ｔｌ、Ｔｌ、Ｔ４．Ｔ７およびＴａ
が、節点ＮｕとＮ２との間に現われるメモリセルからの
微小な記憶情報を増幅する。
が、節点ＮｕとＮ２との間に現われるメモリセルからの
微小な記憶情報を増幅する。
増幅は、先ず第１の活性化信号−人を外部からＥＭＯ８
Ｔ Ｔａのゲートに印加して、初期増幅を行い、その後
に第２の活性化信号ｃｔ３ｍをやはシ外部からｈ；ＭＯ
８Ｔ Ｔ４のゲートに印加して１増＋［Ｃ行うという２
ステップ方式を採っている。
Ｔ Ｔａのゲートに印加して、初期増幅を行い、その後
に第２の活性化信号ｃｔ３ｍをやはシ外部からｈ；ＭＯ
８Ｔ Ｔ４のゲートに印加して１増＋［Ｃ行うという２
ステップ方式を採っている。
こねは、いきなシ主増幅を行ったのでは、ＥＭＯ８Ｔ
Ｔ ｉ 、 Ｔ ２および＋ｒｓの特性のバラツキや変
動によって動作が不安化するのを口近するためである。
Ｔ ｉ 、 Ｔ ２および＋ｒｓの特性のバラツキや変
動によって動作が不安化するのを口近するためである。
このような従来４ｊｑ成においては、第１の活性化ｆ計
号φ人から第２の活性化イぎ号−Ｂまでの時間＋ｄｌ隔
は、外部回路によシ同定化されており、一方、フリップ
フロップｋｍ成するＥＭＯ８Ｔ ＴｉとＴｌおよび初期
増幅に対するゲートとして機能するＥＭＯ８Ｔ Ｔｓの
トランジスタ特性のバラツキと変動によシ初期増幅速度
は変化するため、第１の活性化信号ｆｌＪＡから第２の
活性化信号５１１Ｂまでの最適時間間隔が得られないこ
とが多くなシ、以下に示すような欠点がある。すなわち
、センスアンプ回路内ＯＥＭＯ８Ｔのトランジスタ特性
のバラツキや変動によシ、初期増幅速度が低下した場合
に、メモリセルの微小記憶情報が出力されている節点Ｎ
ｌおよびＮ２の微小差信号の初期増幅全完了しない時点
で、ＥＭＯ８Ｔ Ｔ４が活性化され、主増幅を行うため
、増幅時に節点ＮｌおよびＮ２の情報が反転したシ、一
方に保持されている高レベルが低下するなどの動作不良
が生じる。
号φ人から第２の活性化イぎ号−Ｂまでの時間＋ｄｌ隔
は、外部回路によシ同定化されており、一方、フリップ
フロップｋｍ成するＥＭＯ８Ｔ ＴｉとＴｌおよび初期
増幅に対するゲートとして機能するＥＭＯ８Ｔ Ｔｓの
トランジスタ特性のバラツキと変動によシ初期増幅速度
は変化するため、第１の活性化信号ｆｌＪＡから第２の
活性化信号５１１Ｂまでの最適時間間隔が得られないこ
とが多くなシ、以下に示すような欠点がある。すなわち
、センスアンプ回路内ＯＥＭＯ８Ｔのトランジスタ特性
のバラツキや変動によシ、初期増幅速度が低下した場合
に、メモリセルの微小記憶情報が出力されている節点Ｎ
ｌおよびＮ２の微小差信号の初期増幅全完了しない時点
で、ＥＭＯ８Ｔ Ｔ４が活性化され、主増幅を行うため
、増幅時に節点ＮｌおよびＮ２の情報が反転したシ、一
方に保持されている高レベルが低下するなどの動作不良
が生じる。
また、同様な理由で、初期増幅速度が増加した場合に、
節点Ｎ１およびＮ２の微小差信号の初期増幅の完了後か
ら必要以上の遅延時間を経て、主増幅ｔ−開始すること
になって、増幅動作が低速化する。
節点Ｎ１およびＮ２の微小差信号の初期増幅の完了後か
ら必要以上の遅延時間を経て、主増幅ｔ−開始すること
になって、増幅動作が低速化する。
本発明の目的は、センスアンプ回路のうちのフリップフ
ロップのコモンノースの電位変化音検出し、該電位変化
を主増幅起動のために用いることで、安定かつ高速動作
が可能なセンスアンプ回路ｔ−提供することにある。
ロップのコモンノースの電位変化音検出し、該電位変化
を主増幅起動のために用いることで、安定かつ高速動作
が可能なセンスアンプ回路ｔ−提供することにある。
本発明の回路は、ピットライン上に読み出された微小記
憶情報を増幅するフリップ７０ツブを主構成要素とする
センスアンプ回路において、外部から供給さ力る第１の
制御ｔａ号に応答して前記微小記憶情報の初期増幅全行
なうための第１ゲートと、該初期増幅開始段に前記ノリ
ツブフロップのコモンノース接点の電位を検出し該電位
が予め定めた値になると第２の制御信号を出力する電位
検出回路と、該第２の制御信号に応答して前記微小記憶
情報の主増幅を行なうためのさ■２ゲートとを設けたこ
とを％徴とする。
憶情報を増幅するフリップ７０ツブを主構成要素とする
センスアンプ回路において、外部から供給さ力る第１の
制御ｔａ号に応答して前記微小記憶情報の初期増幅全行
なうための第１ゲートと、該初期増幅開始段に前記ノリ
ツブフロップのコモンノース接点の電位を検出し該電位
が予め定めた値になると第２の制御信号を出力する電位
検出回路と、該第２の制御信号に応答して前記微小記憶
情報の主増幅を行なうためのさ■２ゲートとを設けたこ
とを％徴とする。
次に本発明について図面を参照して詳細に銃明する。
第２図ｆ１：Ｇ照すると１本突施例は、外部から供給さ
ｉするδ４１の活性化信号（ｌＪｃおよびフリップ７０
ツブのコモンノースである節点Ｎ１３の電位を入力とす
る第１ゲートＧｌと、第１の活性化信号ｌｃ、プリチャ
ージ信号１２１Ｐおよび節点Ｎ１３の電位を人力としか
つ第２の活性化信号ｉｏを出力する検出回路ＣＩ（と、
第２の活性化信号ｇ６ｏおよび節点Ｎｘｎの電１位を入
力とする第２ゲー）Ｇ２とを含んでいる。第１ゲー）
Ｑ １と第２ゲー）Ｇ２とｈ、−ｔｔｌソｆ′１＋ｉ、
１ 図にオケルＥＭＵ ８ Ｔ Ｔ ｓとＴ４と同構成
である。
ｉするδ４１の活性化信号（ｌＪｃおよびフリップ７０
ツブのコモンノースである節点Ｎ１３の電位を入力とす
る第１ゲートＧｌと、第１の活性化信号ｌｃ、プリチャ
ージ信号１２１Ｐおよび節点Ｎ１３の電位を人力としか
つ第２の活性化信号ｉｏを出力する検出回路ＣＩ（と、
第２の活性化信号ｇ６ｏおよび節点Ｎｘｎの電１位を入
力とする第２ゲー）Ｇ２とを含んでいる。第１ゲー）
Ｑ １と第２ゲー）Ｇ２とｈ、−ｔｔｌソｆ′１＋ｉ、
１ 図にオケルＥＭＵ ８ Ｔ Ｔ ｓとＴ４と同構成
である。
第２図の基本動作ヲナ明すると、先ず、プリチャージ信
号−Ｐが低レベルから高レベルになり、プリチャージ信
号ｇａｐをゲート入力とするＥ Ｍ （ＪＳ １’ Ｔ
１６およびＴＸＴは活性比され互いのソース節点Ｎｌ
ｌ及びＮ１ｃｅプリチヤージし、またプリチャージ信号
（ｌｉｐをゲート入力とするＥＭ０８Ｔ Ｔｌ５は、ド
レイン節点Ｎ１５ｉＧＮＬ）にし、また検出回路をリセ
ットする。本説明では第１図の従来回路と同様にコンデ
ンサＣ１ｌはコンデンサＣｘｘの２倍の容畝、および節
点Ｎ１４は高レベルを保持していると仮定する。
号−Ｐが低レベルから高レベルになり、プリチャージ信
号ｇａｐをゲート入力とするＥ Ｍ （ＪＳ １’ Ｔ
１６およびＴＸＴは活性比され互いのソース節点Ｎｌ
ｌ及びＮ１ｃｅプリチヤージし、またプリチャージ信号
（ｌｉｐをゲート入力とするＥＭ０８Ｔ Ｔｌ５は、ド
レイン節点Ｎ１５ｉＧＮＬ）にし、また検出回路をリセ
ットする。本説明では第１図の従来回路と同様にコンデ
ンサＣ１ｌはコンデンサＣｘｘの２倍の容畝、および節
点Ｎ１４は高レベルを保持していると仮定する。
前期初期動作が完了した後に、プリチャージ信号−Ｐは
低レベルになシ、続いてワード信号１２１ＷＬが低レベ
ルから高レベルとなシ、ワード信号ｌＷＬをゲート入力
とするＥＭＯ８Ｔ Ｔ１３およびＴ１４が活性化され、
Ｅ〜Ｉ ０８ Ｔ Ｔ １３のドレイン節点Ｎｌｌとソ
ース節点Ｎ１４およびＥＭＯ８Ｔ Ｔ１４のドレイン節
点Ｎｘｚとソース節点Ｎｌ１１とが各々導通される。
低レベルになシ、続いてワード信号１２１ＷＬが低レベ
ルから高レベルとなシ、ワード信号ｌＷＬをゲート入力
とするＥＭＯ８Ｔ Ｔ１３およびＴ１４が活性化され、
Ｅ〜Ｉ ０８ Ｔ Ｔ １３のドレイン節点Ｎｌｌとソ
ース節点Ｎ１４およびＥＭＯ８Ｔ Ｔ１４のドレイン節
点Ｎｘｚとソース節点Ｎｌ１１とが各々導通される。
プリチャージ信号−Ｐによシ高レベルにプリチャージさ
ｈた節点Ｎｌｌの電位は、節点Ｎ１４が高レベルのため
、高レベルを保持し、プリチャージ信号ｇｊｐにより高
レベルにプリチャージさｈた節点Ｎｘｘの電位は、節点
ＮｚｓがＧＮＤのためや＼引き下げられて節点Ｎｉｌの
電位よシわずかに低い高レベルとなることによシ、メモ
リセルの微小記憶情報がピット線である節点Ｎ ｌ １
とＮ１２との間に出力される。
ｈた節点Ｎｌｌの電位は、節点Ｎ１４が高レベルのため
、高レベルを保持し、プリチャージ信号ｇｊｐにより高
レベルにプリチャージさｈた節点Ｎｘｘの電位は、節点
ＮｚｓがＧＮＤのためや＼引き下げられて節点Ｎｉｌの
電位よシわずかに低い高レベルとなることによシ、メモ
リセルの微小記憶情報がピット線である節点Ｎ ｌ １
とＮ１２との間に出力される。
続いて外部から供給される第１の活性化信号１２Ｉｃが
低レベルから高レベルになシ、第１の活性化信号−Ｃを
入力とする第１グー）Ｇｌが動作し、フリップフロップ
を構成するＥＭＯ８Ｔ ＴｌｌおよびＴｘｘのコモンソ
ースである節点Ｎ１３の電位を徐々に低下させて、セン
スアンプ回路の初期増幅を行う。節点Ｎ１３の電位低下
に伴い、節点Ｎ１ｔおよびＮ１２の電位差は増加し、こ
のとき増怖経過の目安となる節点Ｎ１３の電位ｔ−検出
回路ＣＩ（が検出する。
低レベルから高レベルになシ、第１の活性化信号−Ｃを
入力とする第１グー）Ｇｌが動作し、フリップフロップ
を構成するＥＭＯ８Ｔ ＴｌｌおよびＴｘｘのコモンソ
ースである節点Ｎ１３の電位を徐々に低下させて、セン
スアンプ回路の初期増幅を行う。節点Ｎ１３の電位低下
に伴い、節点Ｎ１ｔおよびＮ１２の電位差は増加し、こ
のとき増怖経過の目安となる節点Ｎ１３の電位ｔ−検出
回路ＣＩ（が検出する。
検出回路ＣＨが、初期増幅が完了する節点Ｎ１３の電位
（予め定めておく）を検出すると、第２の活性化信号−
りを第２ゲー）Ｇ２に出力して主増幅動作を開始する。
（予め定めておく）を検出すると、第２の活性化信号−
りを第２ゲー）Ｇ２に出力して主増幅動作を開始する。
第２ゲー）Ｇ２の活性化により、節点Ｎ１ｍの電位（高
しベ榎と節点Ｎｘｘの電位（節点Ｎ１１Ｏ亀位より低い
高レベル）とねさらに電位差を拡げ、節点Ｎｉｌの電位
は高レベル金保持し、節点Ｎ１２の電位はＧＮＤとなり
、メモリセルの記憶情報の増幅を完了する。
しベ榎と節点Ｎｘｘの電位（節点Ｎ１１Ｏ亀位より低い
高レベル）とねさらに電位差を拡げ、節点Ｎｉｌの電位
は高レベル金保持し、節点Ｎ１２の電位はＧＮＤとなり
、メモリセルの記憶情報の増幅を完了する。
第２図の実施例と第１図の従来回路とは、ノリツブフロ
ップのコモンノースの電位を、第１グー）Ｇｌと第２ゲ
ートＧｚとを用いて低下させて増幅動作を行うという手
段は共通であるが、本実節レリにおいては、第２グー）
Ｇ２へ第２の活性化信号９３０ ｔ−センスアンプ回蕗
内部の７リツプフロツプのコモンソースの電位を検出し
、その検出出力をイｑ用することで初期増幅開始から主
増幅開始までの最適時間間隔ｔ？発生させるという、従
来回路にない機能金有している。
ップのコモンノースの電位を、第１グー）Ｇｌと第２ゲ
ートＧｚとを用いて低下させて増幅動作を行うという手
段は共通であるが、本実節レリにおいては、第２グー）
Ｇ２へ第２の活性化信号９３０ ｔ−センスアンプ回蕗
内部の７リツプフロツプのコモンソースの電位を検出し
、その検出出力をイｑ用することで初期増幅開始から主
増幅開始までの最適時間間隔ｔ？発生させるという、従
来回路にない機能金有している。
第３図は第２図に示した実施例のうちの第１グー ）Ｇ
１．検出回路ＣＨおよび第２ゲー）Ｇ２の回路例を示
す。ＥＭＯ８Ｔ Ｔ２（ｌとＴｘｅとがそわぞれ第１グ
ー）Ｇｌと第２ゲートＧ２とを４゛１ｑ成し、その他の
部分が検出回路Ｃｕｔ−構成している。
１．検出回路ＣＨおよび第２ゲー）Ｇ２の回路例を示
す。ＥＭＯ８Ｔ Ｔ２（ｌとＴｘｅとがそわぞれ第１グ
ー）Ｇｌと第２ゲートＧ２とを４゛１ｑ成し、その他の
部分が検出回路Ｃｕｔ−構成している。
先ず、プリチャージ信号−Ｐが印加されると、Ｅ Ｍ
Ｌ） ８ Ｔ Ｔ ｘ ｓが導通して節点Ｎ１６の電位
を放？（ｉさせる。枕いて第１の活性化信号−Ｃが低レ
ベルから高レベルにな勺、第１の活性化信号ｔｉｊｃｔ
ゲート入力とするＥ Ｍ ＯＳ Ｔ Ｔ ２０が活性化
され、フリップフロップを構成するＥＭＯ８ＴＴｌｌと
Ｔｘｚとのコモンソースである節点Ｎ１３の電位金徐々
に低下させて、初期増幅を行う。
Ｌ） ８ Ｔ Ｔ ｘ ｓが導通して節点Ｎ１６の電位
を放？（ｉさせる。枕いて第１の活性化信号−Ｃが低レ
ベルから高レベルにな勺、第１の活性化信号ｔｉｊｃｔ
ゲート入力とするＥ Ｍ ＯＳ Ｔ Ｔ ２０が活性化
され、フリップフロップを構成するＥＭＯ８ＴＴｌｌと
Ｔｘｚとのコモンソースである節点Ｎ１３の電位金徐々
に低下させて、初期増幅を行う。
このときＦｄＭＯ８Ｔ Ｔ２１．Ｔ２１１．Ｔｚｓ。
Ｔ２４．Ｔｚ ｓ、Ｔｚ ａ、Ｔｚ ｔおよびＴ２ｇと
、コンデンサＣ２Ｘとから構成さｈる検出回路ＣＩは、
第１の活性化信号φＣをゲート入力とするＥＭＯ８Ｔ
Ｔ２４とＴ２Ｓとが活性化スルタメ、動作ｔ−開始する
。第１の活性化信号φＣが低レベルから高レベルになる
初期の時点では、節点Ｎ１５）ｉａ位分割を行うＥＭＯ
Ｓ Ｔ Ｔ ２１ 、 Ｔ ２２ 。
、コンデンサＣ２Ｘとから構成さｈる検出回路ＣＩは、
第１の活性化信号φＣをゲート入力とするＥＭＯ８Ｔ
Ｔ２４とＴ２Ｓとが活性化スルタメ、動作ｔ−開始する
。第１の活性化信号φＣが低レベルから高レベルになる
初期の時点では、節点Ｎ１５）ｉａ位分割を行うＥＭＯ
Ｓ Ｔ Ｔ ２１ 、 Ｔ ２２ 。
Ｔ２３および’ｆｘａの各々の電位分割節点Ｎ１８゜Ｎ
１９ オヨヒＮ ２０ ハＥＭＯＳ ’ｒｏ閾値ｖ
Ｔ 全越えるような高レベルであり、節点Ｎ２０の市６
位をゲート入力とするＥ Ｍ ０８ Ｔ Ｔ ｚ ｓは
活性化される。この結果によ砂ｓ ｈ Ｍ ０８ Ｔ
Ｔ ２８のドレイ／節点Ｎ１７ｉＧＮＤに保持する。
１９ オヨヒＮ ２０ ハＥＭＯＳ ’ｒｏ閾値ｖ
Ｔ 全越えるような高レベルであり、節点Ｎ２０の市６
位をゲート入力とするＥ Ｍ ０８ Ｔ Ｔ ｚ ｓは
活性化される。この結果によ砂ｓ ｈ Ｍ ０８ Ｔ
Ｔ ２８のドレイ／節点Ｎ１７ｉＧＮＤに保持する。
第１の活性化信号ＩｚｌＣｔ−ゲート入力とするＥＭ０
８Ｔ Ｔ２には節点Ｎ ｔ ａ （ｔ−高レベルにプリ
チャージし、節点Ｎｕｓの電位をゲート入力とするＥＭ
Ｏ８Ｔ Ｔｚｙは活性化されるが、節点ＮｌＴをドレイ
ンに接続するＥＭＯ８Ｔ Ｔ２８が活性化しているため
節点Ｎ １７はＧＮＤ＝ｉ保持する。
８Ｔ Ｔ２には節点Ｎ ｔ ａ （ｔ−高レベルにプリ
チャージし、節点Ｎｕｓの電位をゲート入力とするＥＭ
Ｏ８Ｔ Ｔｚｙは活性化されるが、節点ＮｌＴをドレイ
ンに接続するＥＭＯ８Ｔ Ｔ２８が活性化しているため
節点Ｎ １７はＧＮＤ＝ｉ保持する。
Ｅ Ｍ ０８ Ｔ Ｔ ｘ ｏの活性化によシ節点Ｎ１
３の電位が低下し、初期増幅が完了すると、節点Ｎ２０
の電位は閾値ＶＴ以下の低レベルとなる。このため節点
Ｎｚｏの電位をゲート入力とするＥＭ０８’Ｋ” Ｔｚ
ｓｌｄｍＭさｔ’ｌ、ＦＩＭＯ８Ｔ Ｔ０ｎのドレイン
節点Ｎ１７は高レベルとなり、節点Ｎ１７の電位をゲー
ト入力とするＥＭＯ８Ｔ Ｔｊ１９が活性化さｈること
で主増幅が開始される。活性化さ力たＥ Ｍ Ｏ８Ｔ
Ｔ ２９によシ節点Ｎ１３の電位はＧＮＤになシ、節点
Ｎｘｘの電位は高レベルを保持し、節点Ｎ１２の電位は
ＧＮＤとなり、メモリセルの記憶情報の増幅を完了する
。
３の電位が低下し、初期増幅が完了すると、節点Ｎ２０
の電位は閾値ＶＴ以下の低レベルとなる。このため節点
Ｎｚｏの電位をゲート入力とするＥＭ０８’Ｋ” Ｔｚ
ｓｌｄｍＭさｔ’ｌ、ＦＩＭＯ８Ｔ Ｔ０ｎのドレイン
節点Ｎ１７は高レベルとなり、節点Ｎ１７の電位をゲー
ト入力とするＥＭＯ８Ｔ Ｔｊ１９が活性化さｈること
で主増幅が開始される。活性化さ力たＥ Ｍ Ｏ８Ｔ
Ｔ ２９によシ節点Ｎ１３の電位はＧＮＤになシ、節点
Ｎｘｘの電位は高レベルを保持し、節点Ｎ１２の電位は
ＧＮＤとなり、メモリセルの記憶情報の増幅を完了する
。
本発明によりは、以上のような講成の採用によシ、主増
幅に対する活性化信号ｔセンスアンプ回路内Ｂ）−で発
生させるため、トランジスタ特性のバラツキや変動に伴
う初期増幅と主増幅との間の時間間隔の最適値からのズ
レを自動的に補償できるようになシ、従来回路では不可
能であったような安定かつ高速動作が行うことができ、
かつ従来回路では必要であった主増幅に対する外部から
の活性化信号上不要化できるため、周辺回路の簡略化
幅に対する活性化信号ｔセンスアンプ回路内Ｂ）−で発
生させるため、トランジスタ特性のバラツキや変動に伴
う初期増幅と主増幅との間の時間間隔の最適値からのズ
レを自動的に補償できるようになシ、従来回路では不可
能であったような安定かつ高速動作が行うことができ、
かつ従来回路では必要であった主増幅に対する外部から
の活性化信号上不要化できるため、周辺回路の簡略化
第゛１図は従来例、第２図は本発明の一実施例および第
３図は該実施例の詳細図ｔそわぞれ示す。 Ｔｌ 〜Ｔｏ、Ｔｚ ｘ〜Ｔｘ ｔ、Ｔｚ ｏ〜ＴＩＩ
ｅ・・・・・・工ンハ／スメント型ＭＯ８Ｔ（ＥＭＯ
８Ｔ）、Ｃｈ、Ｃｈ、Ｃｓｘ、Ｃｘ！、Ｃ２１・・・・
・・コンデンサ、Ｎ１〜Ｎｌｌ、Ｎｕ １−ｖＮｌ ｔ
−−−−−８節点、Ｇ１・・・・・・第１ゲート、Ｇｘ
・・・・・・第２グー）、Ｃｔｌ・・・・・・検出回路
、−Ｐ・・・・・・プリチャージ信号、φＷＬ・・・・
・・ワード信号、！２１Ａ、ｓｃ・・・・・・第１の活
性化信号、φＢ、１２１Ｄ・・・・・・第２の活性化信
号。 隼 １ 図 ψ２ ネ ２ 図 Ｎ、Ｊ ＊３目
３図は該実施例の詳細図ｔそわぞれ示す。 Ｔｌ 〜Ｔｏ、Ｔｚ ｘ〜Ｔｘ ｔ、Ｔｚ ｏ〜ＴＩＩ
ｅ・・・・・・工ンハ／スメント型ＭＯ８Ｔ（ＥＭＯ
８Ｔ）、Ｃｈ、Ｃｈ、Ｃｓｘ、Ｃｘ！、Ｃ２１・・・・
・・コンデンサ、Ｎ１〜Ｎｌｌ、Ｎｕ １−ｖＮｌ ｔ
−−−−−８節点、Ｇ１・・・・・・第１ゲート、Ｇｘ
・・・・・・第２グー）、Ｃｔｌ・・・・・・検出回路
、−Ｐ・・・・・・プリチャージ信号、φＷＬ・・・・
・・ワード信号、！２１Ａ、ｓｃ・・・・・・第１の活
性化信号、φＢ、１２１Ｄ・・・・・・第２の活性化信
号。 隼 １ 図 ψ２ ネ ２ 図 Ｎ、Ｊ ＊３目
Claims (1)
- ビットライン上に読み出された微小記憶情報を増幅する
フリップフロップを主構成要素とするセンスアンプ回路
において、外部から供給される第１の制御信号に応答し
て前記微小記憶情報の初期増幅を行なうための第１ゲー
トと、前記フリップフロップのコモンソース接点の電位
を検出し該電位が予め定めた値になると第２の制御信号
を出力する電位検出回路と、該第２の制御信号に応答し
て前記微小記憶情報の主増幅を行なうための第２ゲート
と會設けたことを特徴とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145371A JPS6038794A (ja) | 1983-08-09 | 1983-08-09 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145371A JPS6038794A (ja) | 1983-08-09 | 1983-08-09 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038794A true JPS6038794A (ja) | 1985-02-28 |
Family
ID=15383671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58145371A Pending JPS6038794A (ja) | 1983-08-09 | 1983-08-09 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038794A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694205A (en) * | 1985-06-03 | 1987-09-15 | Advanced Micro Devices, Inc. | Midpoint sense amplification scheme for a CMOS DRAM |
| JPH0194193A (ja) * | 1987-10-01 | 1989-04-12 | Taisei Corp | 二段式シールド装置による地盤掘削方法 |
| JPH0271494A (ja) * | 1988-03-17 | 1990-03-12 | Samsung Electron Co Ltd | メモリ素子のセンシング検出回路 |
-
1983
- 1983-08-09 JP JP58145371A patent/JPS6038794A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694205A (en) * | 1985-06-03 | 1987-09-15 | Advanced Micro Devices, Inc. | Midpoint sense amplification scheme for a CMOS DRAM |
| JPH0194193A (ja) * | 1987-10-01 | 1989-04-12 | Taisei Corp | 二段式シールド装置による地盤掘削方法 |
| JPH0271494A (ja) * | 1988-03-17 | 1990-03-12 | Samsung Electron Co Ltd | メモリ素子のセンシング検出回路 |
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