JPH0273642A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0273642A JPH0273642A JP22541488A JP22541488A JPH0273642A JP H0273642 A JPH0273642 A JP H0273642A JP 22541488 A JP22541488 A JP 22541488A JP 22541488 A JP22541488 A JP 22541488A JP H0273642 A JPH0273642 A JP H0273642A
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- JP
- Japan
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- film
- metal film
- gate
- approx
- resist pattern
- Prior art date
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に電界効果ト
ランジスタのゲート上に金配線を形成する半導体装置の
製造方法に関する。
ランジスタのゲート上に金配線を形成する半導体装置の
製造方法に関する。
従来、電界効果トランジスタでは、ゲート電極を高融点
金属で形成しているが、この種の金属は比較的に抵抗が
高いため動作速度の高速化の点で不利となる。このため
、この種の半導体装置では、ゲート電極上にこれと一体
的に金（Ａｕ）等の低抵抗の金属を形成することが行わ
れる。
金属で形成しているが、この種の金属は比較的に抵抗が
高いため動作速度の高速化の点で不利となる。このため
、この種の半導体装置では、ゲート電極上にこれと一体
的に金（Ａｕ）等の低抵抗の金属を形成することが行わ
れる。
例えば、第３図（ａ）乃至（ｄ）はその−例の製造方法
を示している。
を示している。
先ず、第３図（ａ）のように、半導体基板、ここではＧ
ａＡｓ基板２１上に公知のフォトリソグラフィ技術を用
いてＷＳｉからなるゲート２２を形成する。
ａＡｓ基板２１上に公知のフォトリソグラフィ技術を用
いてＷＳｉからなるゲート２２を形成する。
次いで、第３図（ｂ）のように、シリコン酸化膜等の眉
間絶縁膜２３を成長し、かつこの眉間絶縁膜２３を公知
の方法によりゲートメタル厚よりも多少薄くなる程度ま
で平坦化を行う。
間絶縁膜２３を成長し、かつこの眉間絶縁膜２３を公知
の方法によりゲートメタル厚よりも多少薄くなる程度ま
で平坦化を行う。
次いで、第３図（ｃ）のように、Ａ ｕ ／ Ｔ ｉ
／ＴｉＮからなる多層膜２４を成長する。更に、この上
のゲート２２を覆う領域にレジストパターン２５を形成
する。そして、このレジストパターン２５をマスクとし
て多層膜２４のエツチングを行うことにより、第３図（
ｄ）のようにゲート２２上に低抵抗のＡｕを含む金属層
を完成する。
／ＴｉＮからなる多層膜２４を成長する。更に、この上
のゲート２２を覆う領域にレジストパターン２５を形成
する。そして、このレジストパターン２５をマスクとし
て多層膜２４のエツチングを行うことにより、第３図（
ｄ）のようにゲート２２上に低抵抗のＡｕを含む金属層
を完成する。
上述した従来の製造方法では、ゲート２２をフォトリソ
グラフィ技術で形成した後に、再度多層膜２４をフォト
リソグラフィ技術で形成する必要があり、製造工程数が
多くなるとともに、各工程でのばらつきにより歩留りが
悪くなるという問題がある。また、ゲート２２に対して
高精度に位置決めを行ってレジストパターン２５を形成
する必要があるため、このレジストパターン２５の目合
わせ精度の低下によりゲート２２と多層膜２４とにずれ
が生じ易く、微細な半導体装置を製造することが難しい
という問題もある。
グラフィ技術で形成した後に、再度多層膜２４をフォト
リソグラフィ技術で形成する必要があり、製造工程数が
多くなるとともに、各工程でのばらつきにより歩留りが
悪くなるという問題がある。また、ゲート２２に対して
高精度に位置決めを行ってレジストパターン２５を形成
する必要があるため、このレジストパターン２５の目合
わせ精度の低下によりゲート２２と多層膜２４とにずれ
が生じ易く、微細な半導体装置を製造することが難しい
という問題もある。
本発明は製造工程数を低減し、かつ目合わせを不要にし
て微細な半導体装置の製造を容易なものとした半導体装
置の製造方法を提供することを目的とする。
て微細な半導体装置の製造を容易なものとした半導体装
置の製造方法を提供することを目的とする。
〔課題を解決するための手段］
本発明の半導体装置の製造方法は、半導体基板上にゲー
ト金属膜を形成する工程と、この上に中間金属膜及び低
抵抗金属膜を積層状態に形成する工程と、レジストパタ
ーンを利用して前記低抵抗金属膜をゲート形状に形成す
る工程と、この低抵抗金属膜をマスクに利用して前記中
間金属膜を塩素系ガスでエツチングする工程と、低抵抗
金属膜及び中間金属膜をマスクに利用して前記ゲート金
属膜を弗素系ガスでエツチングする工程を含んでいる。
ト金属膜を形成する工程と、この上に中間金属膜及び低
抵抗金属膜を積層状態に形成する工程と、レジストパタ
ーンを利用して前記低抵抗金属膜をゲート形状に形成す
る工程と、この低抵抗金属膜をマスクに利用して前記中
間金属膜を塩素系ガスでエツチングする工程と、低抵抗
金属膜及び中間金属膜をマスクに利用して前記ゲート金
属膜を弗素系ガスでエツチングする工程を含んでいる。
上述した製造方法では、低抵抗金属膜、中間金属膜、及
びゲート金属膜を１つのレジストパターンを用いた一連
の工程により形成でき、工程の簡略化及び高精度百合わ
せの不要化を実現する。
びゲート金属膜を１つのレジストパターンを用いた一連
の工程により形成でき、工程の簡略化及び高精度百合わ
せの不要化を実現する。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｄ）は本発明の第１実施例を製造工
程順に示す縦断面図であり、ここではＧａＡｓ基板にシ
ョットキ電界効果トランジスタを製造する例を示してい
る。
程順に示す縦断面図であり、ここではＧａＡｓ基板にシ
ョットキ電界効果トランジスタを製造する例を示してい
る。
先ず、第１図（ａ）のように、ＧａＡｓ基板１に、ゲー
ト金属膜としての２０００人のＷＳｉＳ２Ｏ２成し、こ
の上に中間金属膜として５００人のＴｉ膜３．１０００
人（７）ＴｉＮ膜４． １５０人（７）Ｔｉ膜５を形成
し、更にこの上に低抵抗金属膜としての４０００人のＡ
ｕ膜６を順次スパッタ法により成長する。
ト金属膜としての２０００人のＷＳｉＳ２Ｏ２成し、こ
の上に中間金属膜として５００人のＴｉ膜３．１０００
人（７）ＴｉＮ膜４． １５０人（７）Ｔｉ膜５を形成
し、更にこの上に低抵抗金属膜としての４０００人のＡ
ｕ膜６を順次スパッタ法により成長する。
次いで、第１図（ｂ）のように、形成した多層膜上のゲ
ート形成領域に、公知の方法によりレジストパターン７
を選択的に形成する。
ート形成領域に、公知の方法によりレジストパターン７
を選択的に形成する。
そして、このレジストパターン７をマスクにして、塩素
系ガスを用いた反応性イオンエツチングを行い、第１図
（Ｃ）のように、Ａｕ膜６をゲート形状にエツチングし
、更に続けてＴｉ膜３に至るエツチングを行う。この場
合、Ａｕ膜６やＴｉ膜５．３のサイドエツチングを防止
するために、ＣＣ（２ａ 、 ＣＨＣｌ！、、 、 Ｂ
ｅＦ２． 、 Ｓ ｉＣＬ等の塩素系ガスを用いること
が好ましい。
系ガスを用いた反応性イオンエツチングを行い、第１図
（Ｃ）のように、Ａｕ膜６をゲート形状にエツチングし
、更に続けてＴｉ膜３に至るエツチングを行う。この場
合、Ａｕ膜６やＴｉ膜５．３のサイドエツチングを防止
するために、ＣＣ（２ａ 、 ＣＨＣｌ！、、 、 Ｂ
ｅＦ２． 、 Ｓ ｉＣＬ等の塩素系ガスを用いること
が好ましい。
次いで、第１図（ｄ）のように、ガスを弗素系ガスに切
り換え、前工程でエツチングした膜をマスクにしてＷＳ
ｉＳ２Ｏ２ツチングする。このとき、ＷＳｉＳ２Ｏ２イ
ドエツチングを防止するには、Ｃ，Ｆ、、Ｃｊ Ｆ、等
のガスを使用することが好ましい。
り換え、前工程でエツチングした膜をマスクにしてＷＳ
ｉＳ２Ｏ２ツチングする。このとき、ＷＳｉＳ２Ｏ２イ
ドエツチングを防止するには、Ｃ，Ｆ、、Ｃｊ Ｆ、等
のガスを使用することが好ましい。
この製造方法によれば、１つのレジストパターン７を形
成し、かつガスを切り換えながら一連のエツチングを行
うことで、ＷＳｉからなるゲート２と、この上のＡｕか
らなる低抵抗膜６を形成できる。したがって、製造工程
数を低減して製造の簡略化を図るとともに、レジストパ
ターンに際しての高精度の目合わせが不要となり、微細
な半導体装置の製造が可能となる。
成し、かつガスを切り換えながら一連のエツチングを行
うことで、ＷＳｉからなるゲート２と、この上のＡｕか
らなる低抵抗膜６を形成できる。したがって、製造工程
数を低減して製造の簡略化を図るとともに、レジストパ
ターンに際しての高精度の目合わせが不要となり、微細
な半導体装置の製造が可能となる。
第２図（ａ）乃至（Ｃ）は本発明の第２実施例を製造工
程順に示す縦断面図である。
程順に示す縦断面図である。
先ず、第２図（ａ）のように、ＧａＡｓ基板１１上に、
ＷＳ ３ＷＡ１２． Ｔ ｉ膜１３．ＴｉＮ膜１４゜及
びＰＬ膜１５をスパッタ法により形成する。
ＷＳ ３ＷＡ１２． Ｔ ｉ膜１３．ＴｉＮ膜１４゜及
びＰＬ膜１５をスパッタ法により形成する。
次いで、第２図（ｂ）のように、全面にレジスト１６を
形成し、かつこのレジストに対して電子線（巳Ｂ）描画
を行い、ゲート形成領域のレジストを除去する。そして
、このレジスト１６をマスクにして露呈されたｐｔ膜１
５にＡｕメツキを施し、Ａｕ膜１７を選択的に形成する
。
形成し、かつこのレジストに対して電子線（巳Ｂ）描画
を行い、ゲート形成領域のレジストを除去する。そして
、このレジスト１６をマスクにして露呈されたｐｔ膜１
５にＡｕメツキを施し、Ａｕ膜１７を選択的に形成する
。
次いで、レジスト１６を除去した後に、Ａｕ膜１７をマ
スクにして、第２図（Ｃ）のように、塩素系ガスを用い
たエツチング法により前記Ｐｔ膜１５、Ｔｉ膜１４．Ｔ
ｉ膜１３をエツチングし、更に弗素系ガスを用いたエツ
チング法によりＷＳｉ膜１２を工・ンチングする。
スクにして、第２図（Ｃ）のように、塩素系ガスを用い
たエツチング法により前記Ｐｔ膜１５、Ｔｉ膜１４．Ｔ
ｉ膜１３をエツチングし、更に弗素系ガスを用いたエツ
チング法によりＷＳｉ膜１２を工・ンチングする。
これにより、１回のレジストパターン形成工程と連続し
たエツチング工程を行うことで、低抵抗膜を有するゲー
トを容易に形成できる。
たエツチング工程を行うことで、低抵抗膜を有するゲー
トを容易に形成できる。
なお、この実施例ではＡｕ膜１７をマスクにするために
Ａｕ膜１７の形状が加工性に影響するが、Ａｕ膜１７は
ＥＢ描画法によってレジスト１６の側面を垂直に形成し
ているため、Ａｕ膜１７の側面も垂直となり、好適な加
工性を得ることができる。
Ａｕ膜１７の形状が加工性に影響するが、Ａｕ膜１７は
ＥＢ描画法によってレジスト１６の側面を垂直に形成し
ているため、Ａｕ膜１７の側面も垂直となり、好適な加
工性を得ることができる。
以上説明したように本発明は、１つのレジストパターン
を利用して低抵抗金属膜、中間金属膜。
を利用して低抵抗金属膜、中間金属膜。
及びゲート金属膜を一連に形成するので、レジストパタ
ーン工程を含む工程全体の簡略化を図るとともに、ゲー
トに対するレジトスパターンの高精度の百合わせを不要
とし、微細半導体装置の製造を実現できる効果がある。
ーン工程を含む工程全体の簡略化を図るとともに、ゲー
トに対するレジトスパターンの高精度の百合わせを不要
とし、微細半導体装置の製造を実現できる効果がある。
第１図（ａ）乃至（ｄ）は本発明の第１実施例を工程順
に示す縦断面図、第２図（ａ）乃至（Ｃ）は本発明の第
２実施例を工程順に示す縦断面図、第３図（ａ）乃至（
ｄ）は従来方法を工程順に示す縦断面図である。 １−Ｇ ａ Ａ ｓ基板、２・ＷＳｉ膜、３− Ｔ ｉ
膜、４・・・ＴｉＮ膜、５・・・Ｔｉ膜、６・・・Ａｕ
膜、７川レジストパターン、１１・・・ＧａＡｓ基板、
１２・・・ＷＳｔ膜、１３・・・Ｔｉ膜、１４・・・Ｔ
ｉＮ膜、１５・・・Ｐｔ膜、１６・・・レジスト、１７
・・・Ａｕ膜、２１・・・ＧａＡｓ基板、２２・・・ゲ
ート、２３・・・層間絶縁膜、２４・・・多層膜、２５
・・・レジストパターン。 図 第１図 第２ 図 第３ 図 第３ 図
に示す縦断面図、第２図（ａ）乃至（Ｃ）は本発明の第
２実施例を工程順に示す縦断面図、第３図（ａ）乃至（
ｄ）は従来方法を工程順に示す縦断面図である。 １−Ｇ ａ Ａ ｓ基板、２・ＷＳｉ膜、３− Ｔ ｉ
膜、４・・・ＴｉＮ膜、５・・・Ｔｉ膜、６・・・Ａｕ
膜、７川レジストパターン、１１・・・ＧａＡｓ基板、
１２・・・ＷＳｔ膜、１３・・・Ｔｉ膜、１４・・・Ｔ
ｉＮ膜、１５・・・Ｐｔ膜、１６・・・レジスト、１７
・・・Ａｕ膜、２１・・・ＧａＡｓ基板、２２・・・ゲ
ート、２３・・・層間絶縁膜、２４・・・多層膜、２５
・・・レジストパターン。 図 第１図 第２ 図 第３ 図 第３ 図
Claims (1)
- １、半導体基板上にゲート金属膜を形成する工程と、こ
の上に中間金属膜及び低抵抗金属膜を積層状態に形成す
る工程と、レジストパターンを利用して前記低抵抗金属
膜をゲート形状に形成する工程と、この低抵抗金属膜を
マスクに利用して前記中間金属膜を塩素系ガスでエッチ
ングする工程と、低抵抗金属膜及び中間金属膜をマスク
に利用して前記ゲート金属膜を弗素系ガスでエッチング
する工程を含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22541488A JPH0273642A (ja) | 1988-09-08 | 1988-09-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22541488A JPH0273642A (ja) | 1988-09-08 | 1988-09-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273642A true JPH0273642A (ja) | 1990-03-13 |
Family
ID=16828997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22541488A Pending JPH0273642A (ja) | 1988-09-08 | 1988-09-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186120A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-09-08 JP JP22541488A patent/JPH0273642A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186120A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 半導体装置の製造方法 |
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