JPH02742B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、パイプライン方式を用いたベクトル
処理装置において、ベクトルレジスタの連鎖が生
じた際に、ベクトルデータの正当性を保証して効
率的に相続く２つのベクトル命令の並行処理を実
行させるパイプライン制御方式に関する。

〔技術の背景〕

第１図は、一般的なベクトル処理装置の概略構
成を示したもので、図中、１は記憶装置、２はア
クセスパイプライン、３はベクトルレジスタ
（VR）、４は演算パイプライン、５は命令処理部
である。

図示のように、ベクトル処理装置では、処理能
力を上げるために記憶装置１と演算パイプライン
４との間のデータ転送を少なくする目的で、記憶
装置１と演算パイプライン４の間にベクトルレジ
スタ（VR）３が設けられている。演算は、演算
パイプライン４がベクトルレジスタ３との間で実
行し、演算に必要なソースデータあるいは演算終
了後の結果データのみをベクトルレジスタ３と記
憶装置１との間で転送している。このベクトルレ
ジスタ３と記憶装置１との間でのデータ転送の役
目をするのがアクセスパイプライン２である。

例えば、〓＋〓→〓のベクトル加算を行なうよ
うな場合において、〓，〓，〓の各オペランドは
記憶装置１のある領域を示すとすれば、まず〓，
〓のオペランドがアクセスパイプライン２により
ベクトルレジスタ３（例えばベクトルレジスタ
Ａ，Ｂとする）にロードされる。次にベクトルレ
ジスタＡ，Ｂの加算を実行した後、結果をベクト
ルレジスタ３（例えばベクトルレジスタＣとす
る）に格納し、その後記憶装置の〓の領域にアク
セスパイプライン２によつてストアされる。この
様子をタイムチヤートで示したのが第２図であ
る。

第２図において、VRA，VRB，VRCはそれぞ
れベクトルレジスタＡ，Ｂ，Ｃを示し、また
Writeはベクトルレジスタへの書込み、そして
Readはベクトルレジスタからの読出しを表わし
ている。

ところで、ベクトルロード命令によりベクトル
レジスタVRAおよびVRBへのベクトルデータの
全ての書き込みを完了した後で加算命令を実行し
ていたのでは、演算パイプラインがその間待つこ
とになり、処理性能を上げることができない。し
たがつて、第２図に示すように、アクセスパイプ
ラインと演算パイプラインとを並行に動作させる
ことが通常行なわれている。つまりベクトルロー
ド〓ベクトルロード〓でベクトルレジスタへの書
込みが開始されたことを認識すると、直ちに演算
パイプラインに対して起動を行なうものである。
この場合、ベクトルロード〓、ベクトルロード〓
の、VRにおける書き込みレジスタVRA，VRB
から、演算の読出しレジスタVRA，VRBへ、レ
ジスタ連鎖があることを示している。なお、２つ
の相続くベクトル命令間で同一レジスタが使用さ
れる場合に、レジスタ連鎖があるという。

他方、アクセスパイプラインのベクトルレジス
タへの書込みから演算パイプラインへの読出しに
おいて、レジスタ連鎖が行なわれない場合におい
ては、アクセスパイプラインを意識することなく
演算パイプラインが動作可能であることは言うま
でもない。

レジスタ連鎖がある場合において、アクセスパ
イプラインによるベクトルレジスタへの連続的な
データ転送は、記憶装置への他のアクセスとの間
で生じるバンクコンフリクト、バスコンフリクト
あるいはバンクビジー等により、一時的に途切れ
る場合がある。

したがつて、このような記憶装置よりデータが
転送されなくなつた時点で、ベクトルレジスタの
書込みを演算の読出しが追いこさない様にするた
め、演算パイプライン全体を停止させて、誤処理
を防止することが行なわれている。

この場合、第２図のように、ベクトルロードか
ら連続して、レジスタ連鎖のある演算パイプライ
ンに起動が行なわれるときは、上記の方法を用い
ても問題はないが、第３図に示す様に、別の演算
Ｘが先に演算パイプラインに入つていて、そのた
めレジスタ連鎖のある加算の起動がおそくなる場
合には、上記の方法で演算パイプラインを停止さ
せることは関係のない演算に対してまで停止させ
るので演算パイプラインの処理性能を落とすこと
になる。

〔発明の目的および構成〕

本発明の目的は、記憶装置よりベクトルレジス
タへのデータ転送に中断が生じるような場合に、
レジスタ連鎖のある演算パイプラインの動作を、
任意の時点で必要量だけ確実に制御できる手段を
提供することにあり、そのための構成は、１個ま
たは、複数個のエレメントを同時にアクセス可能
なベクトルレジスタと、前記ベクトルレジスタ間
で演算を行なう演算パイプラインと、記憶装置と
ベクトルレジスタ間でデータ転送を行なうアクセ
スパイプラインを１本または複数本備えたベクト
ル処理装置において、前記アクセスパイプライン
で使用するベクトルレジスタとベクトルレジスタ
読出し動作を行なう演算またはアクセスパイプラ
インで使用するベクトルレジスタ間でレジスタ連
鎖の有無を検出するレジスタ連鎖検出手段と、記
憶装置からベクトルレジスタへデータを転送する
際に、データ転送開始時点からのベクトルレジス
タ書込みの転送量と前記レジスタ連鎖検出手段が
レジスタ連鎖を検出した後のベクトルレジスタ読
出し動作を行なう演算またはアクセスパイプライ
ンの動作量とをそれぞれ検出し、それらの差量を
求める比較手段とを設け、前記記憶装置からベク
トルレジスタへのデータ転送が中断された場合に
は前記比較手段から出力される差量が０になるま
でベクトルレジスタからパイプラインへの読出し
動作を行ない、前記差量が０になつたときパイプ
ラインの動作を停止させ、その後前記記憶装置か
らベクトルレジスタへのデータ転送が再開されて
前記差量が１以上となつたときパイプラインの動
作を再開し、また前記記憶装置からパイプライン
へのデータ転送が終了した場合には、前記差量が
０になるまでベクトルレジスタからパイプライン
への読出し動作を行ない、パイプラインの動作は
停止させないことを特徴とするものである。

〔発明の実施例〕

以下に、本発明の詳細を実施例にしたがつて説
明する。

第４図は本発明の１実施例による演算パイプラ
イン制御回路の構成図であり、第５図は第３図に
あわせた第４図の実施例回路の動作例のタイミン
グ図である。

第４図において、６は書込みカウント回路、７
は演算パイプライン動作制御回路、８は減算器、
９は選択ゲート、１０は加算器、１１は書込みカ
ウントレジスタを示す。

また、第５図に示されているように、VR書込
み開始信号は時点ａで生じ、レジスタ連鎖検出
信号は時点ｂで生じ、VR書込み終了信号は
時点ｃで生じる。そしてVR書込み信号は時点
ａ，ｃ間でアクセスパイプラインがベクトルレジ
スタへデータ転送を行なうたびにオンになる信号
であり、その個数をカウントすることによりベク
トルレジスタへの転送量を知ることができる。演
算パイプライン動作信号は、演算パイプライン
を動作させる際、毎サイクル供給される信号であ
り、オンのとき演算パイプラインを動作、オフの
とき停止を指示する。レジスタ連鎖時演算パイプ
ライン動作信号′は演算パイプライン動作信号
と同等の信号であり、演算パイプライン動作信号
が演算パイプラインの動作／停止を指示する信
号に対し、レジスタ連鎖時演算パイプライン動作
信号′はレジスタ連鎖検出信号がオンになつ
てから演算パイプライン動作信号と同一の信号
として扱われる。つまり、第３図の時点ａから時
点ｂまでの区間Ｔにおいては、レジスタ連鎖検出
信号がオンになつていないので演算パイプライ
ン動作信号はオンにされており、レジスタ連鎖
時演算パイプライン動作信号′はオフにされて
いる状態である。時点ｂから時点ｃまでの区間に
おいては、レジスタ連鎖検出信号がｂ時点にお
いて生じるため、演算パイプライン動作信号に
同期してレジスタ連鎖時演算パイプライン動作信
号′が指示される。したがつて、このレジスタ
連鎖時演算パイプライン動作信号′のオンの個
数をカウントすることにより、レジスタ連鎖があ
る場合の演算パイプラインの動作量、すなわちベ
クトルレジスタからのデータ読出し量を知ること
ができる。なお、信号は図示しない命令処理部
から供給され、信号，，は図示しないアク
セスパイプライン内で作成され、供給される。

書込みカウント回路６は、これら２つの量の差
を求めることにより、ベクトルレジスタ中に先行
して書込まれている処理可能データ量を知り、ベ
クトルレジスタへのデータ転送が中断してもそれ
とは独立して演算パイプラインの動作を処理可能
データ量分だけ進めることを可能にする。

まず時点ａでVR書込み開始信号が入力され
ると、書込みカウントレジスタ１１は選択ゲート
９により初期設定され、以降カウント動作を開始
する。時点ａから時点ｂまでの区間Ｔでは、演算
パイプライン動作制御回路７がレジスタ連鎖検出
信号により無効化されており、レジスタ連鎖時
演算パイプライン動作信号′は毎サイクルオフ
のままであるため、書込みカウントレジスタ１１
は、VR書込み信号のみをｎ個カウントする。こ
れにより演算パイプラインが起動される時点ｂ
で、書込みカウントレジスタ１１の値は、“ｎ”
になつている。

時点ｂでレジスタ連鎖検出信号が入力される
と、演算パイプライン動作制御回路７は、有効化
される。その結果、演算パイプライン動作信号
およびレジスタ連鎖時演算パイプライン動作信号
′は毎サイクルにオンになり、演算パイプライ
ンは演算動作を行なう。他方、記憶装置からベク
トルレジスタ（VR）へデータ転送が正常に続け
られていれば、VR書込み信号も毎サイクルに
オンになる。したがつて、減算器８においてVR
書込み信号とレジスタ連鎖時演算パイプライン
動作信号′の両信号は相殺されるため、減算器
８の出力は“０”を出力し、書込みカウントレジ
スタ１１はカウントを行なわず、最初の区間Ｔで
カウントした値ｎをそのまま保持する。

しかし、第３図の時点b′，b″間に示すように、
ベクトルレジスタへのデータ転送が中断された場
合には、その間、VR書込み信号が生じないた
め、レジスタ連鎖時演算パイプライン動作信号
′のみが減算器８の（−）入力へ印加され、書
込みカウントレジスタ１１のカウント値“ｎ”を
“１”ずつ減算するように働く。これにより、ベ
クトルレジスタへの書込みデータ量に演算パイプ
ラインへの読出しデータ量が追いつく方向で動作
が進められ、そして時点b″でｎ＝“０”になつた
ものとすれば、ここではじめて演算パイプライン
動作信号及びレジスタ連鎖時演算パイプライン
動作信号′は、次のサイクルでオフになり、演
算パイプラインの動作の停止が指示される。

その後、時点ｂでベクトルレジスタへのデー
タ転送が再開されると、VR書込み信号もオンと
なり、書込みカウントレジスタ１１は“１”をカ
ウントし、演算パイプライン動作信号及びレジ
スタ連鎖時演算パイプライン動作信号′も復旧
される。上記の場合、ｎ＝“０”になる以前にベ
クトルレジスタへのデータ転送が再開されたとき
は、当然に演算パイプライン動作信号及びレジス
タ連鎖時演算パイプライン動作信号がオフになら
ず、演算パイプラインは動作を停止しない。

次に時点Ｃで、VR書込み終了信号がオンにな
ると、ベクトルレジスタへのデータ転送は終了
し、演算パイプライン動作制御回路７は区間Ｔと
同一の動作となるため、演算パイプライン動作信
号はオン状態、レジスタ連鎖時演算パイプライ
ン動作信号′はオフ状態となり、演算パイプラ
インを停止する必要がなくなる。

このように、演算パイプラインによる演算は、
演算パイプラインに起動がかかつた時点から、途
中あるいは最後にデータ転送が行なわれなくなつ
ても、その時点で書込みカウント回路６が保持し
ている処理可能データ量だけ演算パイプラインを
動作することを許すようにしている。また、演算
パイプラインが動作するごとに前記書込みカウン
ト回路から減じる（例えば−１）ようにし、処理
可能データ量が０になつた時点ではじめて演算パ
イプラインを停止するようにしているため、余分
に演算パイプラインを停止しなくてもよく、性能
がアツプされる。

なお、ベクトルレジスタへの書込みが終了（時
点Ｃ）すれば、演算パイプラインを停止する必要
がなくなるということはいうまでもない。

第６図は、演算パイプライン制御回路の他の実
施例を示す。図中、６は書込みカウント回路、７
は演算パイプライン動作制御回路、１２は書込み
カウントレジスタ、１３は読出しカウントレジス
タ、１４および１５は選択ゲート、１６および１
７は加算器、１８は書込み・読出し差量検出器を
示す。

本実施例は、書込みデータ量と読出しデータ量
とを別々にカウントし、それぞれ書込みカウント
レジスタ１２と読出しカウントレジスタ１３とに
保持させて、これから書込み・読出し差量検出器
１８により差量、すなわちベクトルレジスタ中の
処理可能データ量を求めて、演算パイプライン動
作制御回路７を制御するものであり、第４図の実
施例とくらべて書込みカウント回路６の構成が相
違するのみで、基本的な機能は同じものである。

〔発明の効果〕

以上のように、本発明によればレジスタ連鎖の
ある２つのベクトル命令を、並行処理開始時点の
如何に拘らず、ベクトルレジスタへのデータ転送
の中断に対して、常にベクトルデータの正当性を
保証しつつ、最大の効率をもつて実行させること
ができる。

【図面の簡単な説明】

第１図は一般的なベクトル処理装置の概略構成
図、第２図はベクトル演算処理の１例を示すタイ
ムチヤート、第３図はベクトル演算処理の他の１
例を示すタイムチヤート、第４図は本発明の１実
施例による演算パイプライン制御回路の構成図、
第５図は第３図をもとに第４図に示す実施例回路
のタイムチヤート、第６図は本発明の他の実施例
による演算パイプライン制御回路の構成図であ
る。 図中、６は書込みカウント回路、７は演算パイ
プライン動作制御回路、８は減算器、９は選択ゲ
ート、１０は加算器、１１は書込みカウントレジ
スタ、はVR書込み開始信号、はレジスタ連
鎖検出信号、はVR書込み終了信号、はVR
書込み信号、は演算パイプライン動作信号、
′はレジスタ連鎖時演算パイプライン動作信号
を示す。

Claims (1)

【特許請求の範囲】
1. １ １個または、複数個のエレメントを同時にア
   クセス可能なベクトルレジスタと、前記ベクトル
   レジスタ間で演算を行なう演算パイプラインと、
   記憶装置とベクトルレジスタ間でデータ転送を行
   なうアクセスパイプラインを１本または複数本備
   えたベクトル処理装置において、前記アクセスパ
   イプラインで使用するベクトルレジスタとベクト
   ルレジスタ読出し動作を行なう演算またはアクセ
   スパイプラインで使用するベクトルレジスタ間で
   レジスタ連鎖の有無を検出するレジスタ連鎖検出
   手段と、記憶装置からベクトルレジスタへデータ
   を転送する際に、データ転送開始時点からのベク
   トルレジスタ書込みの転送量と前記レジスタ連鎖
   検出手段がレジスタ連鎖を検出した後のベクトル
   レジスタ読出し動作を行なう演算またはアクセス
   パイプラインの動作量とをそれぞれ検出し、それ
   らの差量を求める比較手段とを設け、前記記憶装
   置からベクトルレジスタへのデータ転送が中断さ
   れた場合には前記比較手段から出力される差量が
   ０になるまでベクトルレジスタからパイプライン
   への読出し動作を行ない、前記差量が０になつた
   ときパイプラインの動作を停止させ、その後前記
   記憶装置からベクトルレジスタへのデータ転送が
   再開されて前記差量が１以上となつたときパイプ
   ラインの動作を再開し、また前記記憶装置からパ
   イプラインへのデータ転送が終了した場合には、
   前記差量が０になるまでベクトルレジスタからパ
   イプラインへの読出し動作を行ない、パイプライ
   ンの動作は停止させないことを特徴とするパイプ
   ライン制御方式。