JPS6148247A - デ−タ転送方式の異常検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置のデータバス異状を検出する
方式に関する。特にビット乱れ検索方式に関する。

〔従来の技術〕

従来、データバスのチェック方式としてはデータ部のパ
リティチェックによりパリティエラーを検出したことを
上位機種または下位機種あるいは他プロセツサに報告す
る方式が知られている。近年はさらにパリティエラーが
あったことによりハイウェイ　（ＨＷ）が自動的にリト
ライするような仕組みのものが用いられている。

〔発明が解決しようとする問題点〕

しかし、この方式では異状が検出されてもそのデータバ
スがどのように乱れているか、すなわちいずれのビット
が乱れているかは検索できるようにはなっていないので
十分な対応ができない欠点があった。

本発明はこれを改良するもので異状が検出されたとき、
その異状の内容を上位装置が知ることができる方式を提
供すること目的とする。

〔問題点を解決するための手段〕

本発明はパリティエラーとして検知されたデータを送凡
側に対して再度送り返し、データバスの信号乱れの精密
な検索を可能とするものである。

本発明は、第１のプロセッサから第２のプロセソサヘバ
リティビソトを含むデータを送出し、そのデータの送出
開始を指示するとともに、第１のプロセッサからのデー
タを第２のプロセッサが取り込み、その取り込みデータ
のパリティチェックを行う。異状があると、第２のプロ
セッサは受は取ったデータを再度データバスに送出し直
し、第１のプロセッサはそのデータバスに送出されたデ
ータを取り込むことにより構成される。

〔作用〕

データバス上のデータにパリティエラーがあると検知さ
れた場合は同一バス上にそのデータを送出側に再度送り
返し、受入れ側にはこれを取込むことができるように゛
して、データバス信号の乱れを正しく検索できるように
して、乱れの有効な解・　　折を可能にする。

〔実施例〕

次に本発明を添付図面の実施例装置によって説明する。

第１図は本発明実施例装置のブロック構成図である。デ
ータバス１を経由してプロセ・）すＢのＤ１０レジスタ
５１とドライバ５５とに結合するプロセッサＡのドライ
バ１１は、プロセッサ制御部１０の出力に結合する。さ
らにデータバス１が入力するＤＩ２レジスタ１２の出力
は、ＤＩ３Ｉ３レジスタ１３して上記プロセッサ制御部
１０に入力する。プロセッサ制御部１０の一方の出力１
０ａ（もう一方の出）月Ｏｂはクロック信号２を供給す
るプロセッサＢに入力する。）は、ドライバ１１にイン
バータ１０１を介して入力しかつシフトレジスタ１４お
よびプロセッサＢのこのシフトレジスタ５２に入力する
。インバータ１０２の出力は、アンドゲート１０３を介
してＤＩ３Ｉ３レジスタ１３びプロセッサ制御部１０に
結合するとともに、プロセッサＢのパリティチェッカー
５４およびナントゲート２０３に結合する。プロセッサ
ＢのＤＴＯレジスタ５１の出力は、ＤＩＩレジスタ５３
を介して前記パリティチェッカー５４およびドライバ５
５に結合する。パリティチェッカー５４およびドライバ
５５に結合する。パリティチェッカー５４の出力はナン
トゲート２０３を介してドライバ５５に結合する。イン
バータ２０１を介するクロック信号とＳＴＯ信号とはア
ンドゲート２０２を介してレジスタ５３に結合する。

本発明装置のプロセッサＡとＢとはデータバス１により
接続されており、プロセッサＡ、Ｂ間のデータ転送はこ
のデータバス１により実施される。

プロセッサＡからプロセッサＢに対してクロック信号２
およびデータ転送を指示するＢＯＰ信号３が供給されて
いる。

またプロセッサＢからプロセッサＡに対しては、パリテ
ィエラーを検出したことを示すパリティエラー検出信号
４が供給されている。第２図は本発明実施例装置の正常
動作時の各部信号のタイムチャートである。第１図およ
び第２図を参照してさらに詳細に説明する。

プロセッサＡからプロセッサＢへのデータの流れは次の
通りである。

プロセッサＡを制御しているプロセッサ制御部１０から
のデータは、データライン２１を経由しドライバ１１に
接続されている。ドライバ１１の出力信号、すなわちデ
ータバス１への出力はデータ転送を指示するＢＯＰ信号
３により「イネーブル」状態となる。ＢＯＰ信号３はデ
ータバス上のデータが有効であることを示している。ま
たこのＢＯＰ信号３はクロック信号２と同期しており、
かつＩＴ分出力される。ＢＯＰ信号３は前述の通りドラ
イバ１１を「アクティブ」とする（インバータ１０１を
経由して）。

プロセッサＢのＤＩＯレジスタ５１へはクロック信号２
により常にデータバス１上のデータを取り込んでいる。

ＢＯＰ信号３からシフトレジスタ５２を介してステージ
を表わすＳＴＯ，ＳＴＩ、ＳＴ２信号が作られている。

ＤＩＯレジスタ５３へのデータ取込みは、前述ＳＴｏと
クロック信号２をインバータ２０１により反転されたク
ロック信号の論理積（アンドゲート２０２）により行わ
れる。

Ｄｌｌレジスタ５３に取込まれたデータはパリティチェ
ッカー５４にてデータのチェックが行われる。

パリティのチェック結果が正常な場合にはパリティエラ
ー検出信号４は論理「０」である。

次に第１図および第３図を参照して説明する。

この場合はパリティエラーを検出したときの動作である
。

シフトレジスタ５２からの出力ＳＴＯのサイクルでＤｌ
ｌレジスタ５３に取込まれたデータ（パリティビットを
含む）にパリティエラーを検出するとパリティエラー検
出信号４は論理「１」となる。

パリティエラー信号４が「１」となると、ナンド（ＮＡ
ＮＤ）ゲート２０３を介してＳＴ１サイクル間のみドラ
イバ５５の出力が「イネーブル」状態となり、Ｄｌｌレ
ジスタ５３の内容がデータバス１上に送出される。この
データはプロセッサＡか受は取ったデータそのままであ
る。

パリティエラー検出信号４が論理「１」となった場合の
プロセッサＡ側の動作を以下に説明する。

プロセッサＡのＤＩ２レジスタ１２へのデータの取込み
はプロセッサＢのＤＩＯレジスタ５１と同様にクロック
信号２により常に取り込んでいる（クロック信号２の立
上り）。またプロセッサＡ側のシフトレジスタ１４はプ
ロセッサＢのシフトレジスタ５２と同様の動作をする。

パリティエラー検出信号４が論理「１」となると、本信
号とシフトレジスター４からの出力ＳＴ２およびインバ
ーター０２によりクロック信号２を反転させた信号の論
理積（アンドゲート１０３）によりＤＩ３レジスター３
にパリティエラーを検出したデータ（パリティビットを
含む）が取込まれる。このＤＩ３レジスター３は内部デ
ータバス２２によりプロセッサ制御部１０に接続されて
おり、読取ることが可能となっている。

パリティエラーが発生した場合には、このＤ’１３レジ
スタを読出すことによりデータ乱れの状況が解析可能と
なる。

〔発明の効果〕

本発明には以上説明したように、データバス上の信号に
パリティエラーがあった場合、同一のデータバス上にそ
のデータを転送し直し、このデータを取込むレジスタを
設ける構成にすることによりデータ乱れの解析上、有効
に使用できる効果がある。

【図面の簡単な説明】

第１図は本発明実施例装置のブロック構成図。 第２図は実施例装置各部分の正常動作時のタイムチャー
＋−。 第３図はパリティエラーを検出した場合のタイムチャー
ト。 １・・・データバス（パリティビットを含む）、２・・
・クロック信号線、３・・・データ転送指示（ＢＯＰ）
信号線、４・・・パリティエラー検出信号線、１１・・
・ドライバ、１２・・・ＤＩ２レジスタ、１３・・・Ｄ
Ｉ３Ｉ３レジスタ１．２２・・・内部データバス、１０
・・・プロセッサ制御部、１４・・・シフトレジスタ、
１０１．１ｏ２・・・インバータ、１０３・・・ナンド
（ＮＡＮＤ）ゲート、５１・・・ＤＩＯレジスタ、５３
・・・Ｄｌｌレジスタ、５２・・・シフトレジスタ、５
４・・・パリティチェッカー、５５・・・ドライバ、２
０１・・・インバータ、２０２・・・アンド（ＡＮＤ）
ゲート、２０３・・・ナンド（ＮＡＮＤ）ゲート。

Claims (1)

【特許請求の範囲】
1. （１）第一のプロセッサと、 第二のプロセッサと、 上記第一および第二のプロセッサを接続するデータバス
   と を備え、 上記第一のプロセッサには上記データバスにパリティビ
   ットを含むデータを送信する手段を備え、上記第二のプ
   ロセッサには、上記データバスから受信したデータのパ
   リティ誤りを検出する手段と、この手段により検出され
   たパリティ誤りを上記第一のプロセッサに通知する手段
   とを備えたデータ転送方式において、 上記第二のプロセッサには、上記パリティ誤りを検出す
   る手段が誤りを検出したときに受信したデータをそのま
   ま上記データバスに送出する手段を備え、 上記第一のプロセッサには、上記パリティ誤りが通知さ
   れたのちに上記第二のプロセッサから上記データバスに
   送出されたデータを受信する手段と、この手段により受
   信されたデータから誤りを分析する手段とを備えた ことを特徴とするデータ転送方式の異常検出方式。